Lines Matching refs:Q3

1006     VLD2.U8 {Q2,Q3},[R0],R4             @LOAD 1-16 src row 2
1007     VLD2.U8 {Q3,Q4},[R1],R5             @LOAD 1-16 pred row 2
1094     VMULL.S16 Q3,D27,D0                 @g_ai2_ihevc_trans_16[6][0-4] * eo[0-4]    R1
1120     VTRN.32 Q1, Q3                      @R1 transpose1 -- 2 cycles
1136     VADD.S32 Q3,Q3,Q7                   @R1 add
1141     VADD.S32 Q5,Q5,Q3                   @R1 add
1225     VMULL.S16 Q3,D18,D4                 @o[4][0-3]*  R1
1226     VMLAL.S16 Q3,D19,D5                 @o[4][4-7]*  R1
1267     VTRN.32 Q3 ,Q5                      @ 2-cycle instruction
1281     VADD.S32 Q5 ,Q5 ,Q3
1369     VREV64.S32 Q3,Q3                    @Rev 12-16 R1
1375     VADD.S32 Q8 ,Q0,Q3                  @e[k] = resi_tmp_1 + resi_tmp_2  k -> 1-4  R1
1379     VSUB.S32 Q10,Q0,Q3                  @o[k] = resi_tmp_1 - resi_tmp_2  k -> 1-4  R1
1391     VSUB.S32 Q3,Q8,Q9                   @eo[k] = e[k] - e[7 - k] row R1
1419                                         @Q3    :R1E00 R1E01 R1E02 R1E03
1422                                         @Q3    :R1E00 R1E01 R2E00 R2E01
1425                                         @Q3    :R1E00 R1E01 R2E02 R2E03
1435 …VMUL.S32  Q12,Q3,Q7                 @2G0 2G1 2G2 2G3 * R1E00 R1E01 R2E02 R2E03, 4-cycle instruction
1445     VMUL.S32  Q2,Q3,Q8                  @g_ai2_ihevc_trans_16[6][0-4] * eo[0-4], 4-cycle instruction
1470     VMUL.S32  Q6,Q3,Q7                  @g_ai2_ihevc_trans_16[10][0-4] * eo[0-4]
1475     VMUL.S32  Q2,Q3,Q8                  @g_ai2_ihevc_trans_16[14][0-4] * eo[0-4]
1497     VLD1.S32 {Q2,Q3},[R11],R12          @g_ai2_ihevc_trans_16[1][0-7]
1500     VMLA.S32 Q6,Q3,Q1                   @g_ai2_ihevc_trans_16[1][4-7]*o[0][4-7] R2
1504     VMLA.S32 Q2,Q3,Q11                  @g_ai2_ihevc_trans_16[1][4-7]*o[0][4-7] R1
1514     VLD1.S32 {Q2,Q3},[R11],R12          @g_ai2_ihevc_trans_16[3][0-7]
1517     VMLA.S32 Q7,Q3,Q11                  @o[0][4-7]
1519     VMLA.S32 Q8,Q3,Q1                   @o[0][4-7]
1521     VLD1.S32 {Q2,Q3},[R11],R12          @g_ai2_ihevc_trans_16[5][0-7]
1524     VMLA.S32 Q12,Q3,Q11                 @o[0][4-7]
1527     VMLA.S32 Q4,Q3,Q1
1528     VLD1.S32 {Q2,Q3},[R11],R12          @g_ai2_ihevc_trans_16[7][0-7]
1531     VMLA.S32 Q6,Q3,Q11                  @o[0][4-7]
1534     VMLA.S32 Q4,Q3,Q1
1542     VLD1.S32 {Q2,Q3},[R11],R12          @g_ai2_ihevc_trans_16[0][0-7]
1546     VMLA.S32 Q4,Q3,Q11                  @o[0][4-7]
1551     VMLA.S32 Q6,Q3,Q1                   @o[0][4-7]
1559     VLD1.S32 {Q2,Q3},[R11],R12          @g_ai2_ihevc_trans_16[1][0-7]
1564     VMLA.S32 Q7,Q3,Q11                  @o[0][4-7]
1567     VMLA.S32 Q8,Q3,Q1                   @o[0][4-7]
1572     VLD1.S32 {Q2,Q3},[R11],R12          @g_ai2_ihevc_trans_16[2][0-7]
1576     VMLA.S32 Q12,Q3,Q11                 @o[0][4-7]
1578     VMLA.S32 Q4,Q3,Q1
1580     VLD1.S32 {Q2,Q3},[R11],R12          @g_ai2_ihevc_trans_16[3][0-7]
1584     VMLA.S32 Q6,Q3,Q11                  @o[0][4-7]
1588     VMLA.S32 Q4,Q3,Q1