Lines Matching refs:Q12
1121 @Q12 A8 A7 A6 A5 B8 B7 B6 B5
1123 VADD.S16 Q13,Q8,Q12 @ee[k] = e[k] + e[7 - k] row 1 & 2
1124 VSUB.S16 Q0,Q8,Q12 @eo[k] = e[k] - e[7 - k] row 1 & 2
1270 VMULL.S16 Q12,D18,D4 @o[2][0-3]* R1
1272 VMLAL.S16 Q12,D19,D5 @o[2][4-7]* R1
1284 VTRN.32 Q12,Q0 @ 2-cycle instruction
1298 VADD.S32 Q12,Q12,Q0
1304 VADD.S32 Q12 ,Q12 ,Q8
1310 VZIP.S32 Q12,Q13
1344 VMULL.S16 Q12,D22,D2 @o[0][0-3]* R2
1345 VMLAL.S16 Q12,D23,D3 @o[0][4-7]* R2
1356 VTRN.32 Q8 ,Q12 @ transpose step 2 R2 , 2-cycle instruction
1366 VADD.S32 Q12,Q12,Q8
1368 VADD.S32 Q12,Q12,Q6
1371 VZIP.S32 Q10,Q12 @ 3-cycle instruction
1464 VADD.S32 Q12,Q4,Q7 @e[k] = resi_tmp_1 + resi_tmp_2 k -> 1-4 R2
1477 VADD.S32 Q4,Q12,Q13 @ee[k] = e[k] + e[7 - k] row R2
1478 VSUB.S32 Q5,Q12,Q13 @eo[k] = e[k] - e[7 - k] row R2
1489 …VLD1.S32 {Q12,Q13},[SP] @Load g_ai2_ihevc_trans_16[xx]-> Q12 : [0 0] [8 0] [4 0] [12 …
1495 VMUL.S32 Q4,Q6,Q12 @g_ai2_ihevc_trans_16 * eee[0] eee[1] eeo[0] eeo[1] R1
1498 VMUL.S32 Q6,Q7,Q12 @g_ai2_ihevc_trans_16 * eee[0] eee[1] eeo[0] eeo[1] R2
1517 …VMUL.S32 Q12,Q3,Q7 @2G0 2G1 2G2 2G3 * R1E00 R1E01 R2E02 R2E03, 4-cycle instruction
1531 …VMLA.S32 Q12,Q5,Q7 @2G2 2G3 2G0 2G1 * R1E02 R1E03 R2E00 R2E01, 4-cycle instruction
1580 …VADD.S32 Q12,Q12,Q14 @Round by RADD R2, dual issued with prev. instruction in 2nd c…
1583 VSHRN.S32 D9,Q12,#SHIFT @Shift by SHIFT
1605 VMUL.S32 Q12,Q2,Q10 @o[0][0-3]
1606 VMLA.S32 Q12,Q3,Q11 @o[0][4-7]
1630 VADD.S32 Q12,Q8,Q14
1636 VSHRN.S32 D27,Q12,#SHIFT
1657 VMUL.S32 Q12,Q2,Q10 @o[0][0-3]
1658 VMLA.S32 Q12,Q3,Q11 @o[0][4-7]