/external/vixl/test/aarch32/config/ |
D | cond-rd-rn-rm-a32.json | 35 "Mul", // MUL{<c>}{<q>} <Rd>, <Rn>, {<Rm>} ; A1 36 "Muls", // MULS{<c>}{<q>} <Rd>, <Rn>, {<Rm>} ; A1 37 "Qadd16", // QADD16{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; A1 38 "Qadd8", // QADD8{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; A1 39 "Qasx", // QASX{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; A1 40 "Qsax", // QSAX{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; A1 41 "Qsub16", // QSUB16{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; A1 42 "Qsub8", // QSUB8{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; A1 43 "Sdiv", // SDIV{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; A1 44 "Shadd16", // SHADD16{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; A1 [all …]
|
D | cond-rd-rn-rm-t32.json | 28 // MNEMONIC{<c>}.W <Rd>, <Rn>, <Rm> 35 "Mul", // MUL{<c>}{<q>} <Rd>, <Rn>, {<Rm>} ; T2 36 "Qadd16", // QADD16{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; T1 37 "Qadd8", // QADD8{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; T1 38 "Qasx", // QASX{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; T1 39 "Qsax", // QSAX{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; T1 40 "Qsub16", // QSUB16{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; T1 41 "Qsub8", // QSUB8{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; T1 42 "Sdiv", // SDIV{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; T1 43 "Shadd16", // SHADD16{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; T1 [all …]
|
D | cond-rd-rn-operand-rm-t32.json | 28 // MNEMONIC{<c>}.W <Rd>, <Rn>, <Rm> 29 // MNEMONIC{<c>}.W <Rd>, SP, <Rm> 30 // MNEMONIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } 31 // MNEMONIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, ROR #<amount> } 34 // MNEMONIC{<c>}.N SP, SP, <Rm> 35 // MNEMONIC{<c>}.N <Rd>, <Rn>, <Rm> 36 // MNEMONIC{<c>}.N <Rdn>, <Rdn>, <Rm> ; rm is not SP 37 // MNEMONIC{<c>}.N <Rdn>, <Rdn>, <Rm> ; low registers 45 "Adc", // ADC<c>{<q>} {<Rdn>}, <Rdn>, <Rm> ; T1 46 // ADC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2 [all …]
|
D | cond-rd-rn-operand-rm-a32.json | 28 // MNEMONIC{<c>}{<q>} {<Rd>}, <Rm>, <Rs> 29 // MNEMONIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } 30 // MNEMONIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, ROR #<amount> } 38 "Adc", // ADC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1 39 "Adcs", // ADCS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1 40 "Add", // ADD{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1 41 // ADD{<c>}{<q>} {<Rd>}, SP, <Rm> {, <shift> #<amount> } ; A1 42 "Adds", // ADDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1 43 // ADDS{<c>}{<q>} {<Rd>}, SP, <Rm> {, <shift> #<amount> } ; A1 44 "And", // AND{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1 [all …]
|
D | cond-rd-operand-rn-t32.json | 28 // MNEMONIC{<c>}{<q>} <Rd>, <Rm> 29 // MNEMONIC{<c>}{<q>} <Rn>, <Rm> {, <shift> #<amount> } 30 // MNEMONIC{<c>}{<q>} {<Rd>}, <Rm> {, ROR #<amount> } 38 "Cmn", // CMN{<c>}{<q>} <Rn>, <Rm> ; T1 39 // CMN{<c>}{<q>} <Rn>, <Rm> {, <shift> #<amount> } ; T2 40 "Cmp", // CMP{<c>}{<q>} <Rn>, <Rm> ; T1 41 // CMP{<c>}{<q>} <Rn>, <Rm> ; T2 42 "Mov", // MOV{<c>}{<q>} <Rd>, <Rm> ; T1 43 // MOV<c>{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; T2 44 // MOV{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; T3 [all …]
|
D | cond-rd-memop-rs-a32.json | 29 "Ldr", // LDR{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}] ; A1 30 // LDR{<c>}{<q>} <Rt>, [<Rn>], {+/-}<Rm>{, <shift>} ; A1 31 // LDR{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}]! ; A1 32 "Ldrb", // LDRB{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}] ; A1 33 // LDRB{<c>}{<q>} <Rt>, [<Rn>], {+/-}<Rm>{, <shift>} ; A1 34 // LDRB{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}]! ; A1 35 "Ldrh", // LDRH{<c>}{<q>} <Rt>, [<Rn>, #{+/-}<Rm>] ; A1 36 // LDRH{<c>}{<q>} <Rt>, [<Rn>], #{+/-}<Rm> ; A1 37 // LDRH{<c>}{<q>} <Rt>, [<Rn>, #{+/-}<Rm>]! ; A1 38 "Ldrsb", // LDRSB{<c>}{<q>} <Rt>, [<Rn>, #{+/-}<Rm>] ; A1 [all …]
|
D | cond-rd-rn-operand-rm-shift-amount-1to32-a32.json | 29 "Adc", // ADC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1 30 "Adcs", // ADCS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1 31 "Add", // ADD{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1 32 // ADD{<c>}{<q>} {<Rd>}, SP, <Rm> {, <shift> #<amount> } ; A1 33 "Adds", // ADDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1 34 // ADDS{<c>}{<q>} {<Rd>}, SP, <Rm> {, <shift> #<amount> } ; A1 35 "And", // AND{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1 36 "Ands", // ANDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1 37 "Bic", // BIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1 38 "Bics", // BICS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1 [all …]
|
D | cond-rd-rn-operand-rm-shift-amount-1to31-a32.json | 29 "Adc", // ADC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1 30 "Adcs", // ADCS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1 31 "Add", // ADD{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1 32 // ADD{<c>}{<q>} {<Rd>}, SP, <Rm> {, <shift> #<amount> } ; A1 33 "Adds", // ADDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1 34 // ADDS{<c>}{<q>} {<Rd>}, SP, <Rm> {, <shift> #<amount> } ; A1 35 "And", // AND{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1 36 "Ands", // ANDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1 37 "Bic", // BIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1 38 "Bics", // BICS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1 [all …]
|
D | cond-rd-rn-operand-rm-shift-amount-1to31-t32.json | 28 // MNEMONIC{<c>}.W <Rd>, <Rn>, <Rm>, LSL|ROR #<amount> 29 // MNEMONIC{<c>}.W <Rd>, SP, <Rm>, LSL|ROR #<amount> 33 "Adc", // ADC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2 34 "Adcs", // ADCS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2 35 "Add", // ADD{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T3 36 // ADD{<c>}{<q>} {<Rd>}, SP, <Rm> {, <shift> #<amount> } ; T3 37 "Adds", // ADDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T3 38 // ADDS{<c>}{<q>} {<Rd>}, SP, <Rm> {, <shift> #<amount> } ; T3 39 "And", // AND{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2 40 "Ands", // ANDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2 [all …]
|
D | cond-rd-rn-operand-rm-shift-amount-1to32-t32.json | 28 // MNEMONIC{<c>}.W <Rd>, <Rn>, <Rm>, ASR|LSR #<amount> 29 // MNEMONIC{<c>}.W <Rd>, SP, <Rm>, ASR|LSR #<amount> 33 "Adc", // ADC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2 34 "Adcs", // ADCS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2 35 "Add", // ADD{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T3 36 // ADD{<c>}{<q>} {<Rd>}, SP, <Rm> {, <shift> #<amount> } ; T3 37 "Adds", // ADDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T3 38 // ADDS{<c>}{<q>} {<Rd>}, SP, <Rm> {, <shift> #<amount> } ; T3 39 "And", // AND{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2 40 "Ands", // ANDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2 [all …]
|
D | cond-rd-rn-operand-rm-shift-rs-a32.json | 29 "Adc", // ADC{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1 30 "Adcs", // ADCS{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1 31 "Add", // ADD{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1 32 "Adds", // ADDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1 33 "And", // AND{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1 34 "Ands", // ANDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1 35 "Bic", // BIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1 36 "Bics", // BICS{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1 37 "Eor", // EOR{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1 38 "Eors", // EORS{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1 [all …]
|
D | cond-rd-operand-rn-a32.json | 28 // MNEMONIC{<c>}{<q>} <Rn>, <Rm> {, <shift> #<amount> } 29 // MNEMONIC{<c>}{<q>} {<Rd>}, <Rm> {, ROR #<amount> } 37 "Cmn", // CMN{<c>}{<q>} <Rn>, <Rm> {, <shift> #<amount> } ; A1 38 "Cmp", // CMP{<c>}{<q>} <Rn>, <Rm> {, <shift> #<amount> } ; A1 39 "Mov", // MOV{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; A1 40 "Movs", // MOVS{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; A1 41 "Mvn", // MVN{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; A1 42 "Mvns", // MVNS{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; A1 43 "Teq", // TEQ{<c>}{<q>} <Rn>, <Rm> {, <shift> #<amount> } ; A1 44 "Tst", // TST{<c>}{<q>} <Rn>, <Rm> {, <shift> #<amount> } ; A1 [all …]
|
D | rd-rn-rm.json | 28 // MNEMONIC <Rd>, <Rn>, <Rm> 32 "Crc32b", // CRC32B{<q>} <Rd>, <Rn>, <Rm> ; A1 33 // CRC32B{<q>} <Rd>, <Rn>, <Rm> ; T1 34 "Crc32cb", // CRC32CB{<q>} <Rd>, <Rn>, <Rm> ; A1 35 // CRC32CB{<q>} <Rd>, <Rn>, <Rm> ; T1 36 "Crc32ch", // CRC32CH{<q>} <Rd>, <Rn>, <Rm> ; A1 37 // CRC32CH{<q>} <Rd>, <Rn>, <Rm> ; T1 38 "Crc32cw", // CRC32CW{<q>} <Rd>, <Rn>, <Rm> ; A1 39 // CRC32CW{<q>} <Rd>, <Rn>, <Rm> ; T1 40 "Crc32h", // CRC32H{<q>} <Rd>, <Rn>, <Rm> ; A1 [all …]
|
D | cond-rd-rn-t32.json | 28 // MNEMONIC{<c>}.N <Rd>, <Rm> 29 // MNEMONIC{<c>}.W <Rd>, <Rm> 33 "Clz", // CLZ{<c>}{<q>} <Rd>, <Rm> ; T1 34 "Rbit", // RBIT{<c>}{<q>} <Rd>, <Rm> ; T1 35 "Rev", // REV{<c>}{<q>} <Rd>, <Rm> ; T1 36 // REV{<c>}{<q>} <Rd>, <Rm> ; T2 37 "Rev16", // REV16{<c>}{<q>} <Rd>, <Rm> ; T1 38 // REV16{<c>}{<q>} <Rd>, <Rm> ; T2 39 "Revsh", // REVSH{<c>}{<q>} <Rd>, <Rm> ; T1 40 // REVSH{<c>}{<q>} <Rd>, <Rm> ; T2 [all …]
|
D | cond-rd-memop-rs-shift-amount-1to31-a32.json | 29 "Ldr", // LDR{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}] ; A1 30 // LDR{<c>}{<q>} <Rt>, [<Rn>], {+/-}<Rm>{, <shift>} ; A1 31 // LDR{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}]! ; A1 32 "Ldrb", // LDRB{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}] ; A1 33 // LDRB{<c>}{<q>} <Rt>, [<Rn>], {+/-}<Rm>{, <shift>} ; A1 34 // LDRB{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}]! ; A1 35 "Str", // STR{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}] ; A1 36 // STR{<c>}{<q>} <Rt>, [<Rn>], {+/-}<Rm>{, <shift>} ; A1 37 // STR{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}]! ; A1 38 "Strb" // STRB{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}] ; A1 [all …]
|
D | cond-rd-operand-rn-shift-amount-1to32-t32.json | 28 // MNEMONIC{<c>}.W <Rn>, <Rm>, LSL|ROR #<amount> 29 // MNEMONIC{<c>}.N <Rn>, <Rm>, LSL|ROR #<amount> ; Special case for MOV and MOVS 33 "Cmn", // CMN{<c>}{<q>} <Rn>, <Rm> {, <shift> #<amount> } ; T2 34 "Cmp", // CMP{<c>}{<q>} <Rn>, <Rm>, <shift> #<amount> ; T3 35 "Mov", // MOV<c>{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; T2 36 // MOV{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; T3 37 "Movs", // MOVS{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; T2 38 // MOVS{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; T3 39 "Mvn", // MVN{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; T2 40 "Mvns", // MVNS{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; T2 [all …]
|
D | cond-rd-operand-rn-shift-amount-1to31-t32.json | 28 // MNEMONIC{<c>}.W <Rn>, <Rm>, LSL|ROR #<amount> 32 "Cmn", // CMN{<c>}{<q>} <Rn>, <Rm> {, <shift> #<amount> } ; T2 33 "Cmp", // CMP{<c>}{<q>} <Rn>, <Rm>, <shift> #<amount> ; T3 34 "Mov", // MOV<c>{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; T2 35 // MOV{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; T3 36 "Movs", // MOVS{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; T2 37 // MOVS{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; T3 38 "Mvn", // MVN{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; T2 39 "Mvns", // MVNS{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; T2 40 "Teq", // TEQ{<c>}{<q>} <Rn>, <Rm> {, <shift> #<amount> } ; T1 [all …]
|
/external/llvm/lib/Target/ARM/ |
D | ARMInstrThumb.td | 362 let Inst{6-3} = 0b1111; // Rm = pc 421 // ADD <Rm>, sp 433 // ADD sp, <Rm> 434 def tADDspr : T1pIt<(outs GPRsp:$Rdn), (ins GPRsp:$Rn, GPR:$Rm), IIC_iALUr, 435 "add", "\t$Rdn, $Rm", []>, 438 bits<4> Rm; 440 let Inst{6-3} = Rm; 451 def tBX : TI<(outs), (ins GPR:$Rm, pred:$p), IIC_Br, "bx${p}\t$Rm", []>, 454 bits<4> Rm; 455 let Inst{6-3} = Rm; [all …]
|
D | ARMInstrThumb2.td | 281 let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm); 287 let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm); 377 bits<4> Rm; 380 let Inst{3-0} = Rm; 387 bits<4> Rm; 390 let Inst{3-0} = Rm; 397 bits<4> Rm; 400 let Inst{3-0} = Rm; 436 bits<4> Rm; 440 let Inst{3-0} = Rm; [all …]
|
/external/swiftshader/third_party/llvm-10.0/llvm/lib/Target/ARM/ |
D | ARMInstrThumb.td | 391 let Inst{6-3} = 0b1111; // Rm = pc 450 // ADD <Rm>, sp 462 // ADD sp, <Rm> 463 def tADDspr : T1pIt<(outs GPRsp:$Rdn), (ins GPRsp:$Rn, GPR:$Rm), IIC_iALUr, 464 "add", "\t$Rdn, $Rm", []>, 467 bits<4> Rm; 469 let Inst{6-3} = Rm; 480 def tBX : TI<(outs), (ins GPR:$Rm, pred:$p), IIC_Br, "bx${p}\t$Rm", []>, 483 bits<4> Rm; 484 let Inst{6-3} = Rm; [all …]
|
D | ARMInstrThumb2.td | 352 let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm); 358 let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm); 517 bits<4> Rm; 520 let Inst{3-0} = Rm; 527 bits<4> Rm; 530 let Inst{3-0} = Rm; 537 bits<4> Rm; 540 let Inst{3-0} = Rm; 576 bits<4> Rm; 580 let Inst{3-0} = Rm; [all …]
|
D | ARMInstrInfo.td | 1412 def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, 1413 iir, opc, "\t$Rd, $Rn, $Rm", 1414 [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>, 1418 bits<4> Rm; 1424 let Inst{3-0} = Rm; 1485 def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, 1486 iir, opc, "\t$Rd, $Rn, $Rm", 1491 bits<4> Rm; 1494 let Inst{3-0} = Rm; 1547 def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p), [all …]
|
/external/llvm-project/llvm/lib/Target/ARM/ |
D | ARMInstrThumb.td | 395 let Inst{6-3} = 0b1111; // Rm = pc 454 // ADD <Rm>, sp 466 // ADD sp, <Rm> 467 def tADDspr : T1pIt<(outs GPRsp:$Rdn), (ins GPRsp:$Rn, GPR:$Rm), IIC_iALUr, 468 "add", "\t$Rdn, $Rm", []>, 471 bits<4> Rm; 473 let Inst{6-3} = Rm; 484 def tBX : TI<(outs), (ins GPR:$Rm, pred:$p), IIC_Br, "bx${p}\t$Rm", []>, 487 bits<4> Rm; 488 let Inst{6-3} = Rm; [all …]
|
D | ARMInstrThumb2.td | 353 let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm); 359 let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm); 518 bits<4> Rm; 521 let Inst{3-0} = Rm; 528 bits<4> Rm; 531 let Inst{3-0} = Rm; 538 bits<4> Rm; 541 let Inst{3-0} = Rm; 577 bits<4> Rm; 581 let Inst{3-0} = Rm; [all …]
|
/external/swiftshader/third_party/llvm-10.0/configs/common/lib/Target/AArch64/ |
D | AArch64GenGlobalISel.inc | 1320 …d_reg32:{ *:[i32] }:$Rm, GPR32:{ *:[i32] }:$Rn) => (ADDWrs:{ *:[i32] } GPR32:{ *:[i32] }:$Rn, ar… 1324 GIR_ComplexRenderer, /*InsnID*/0, /*RendererID*/0, // Rm 1334 …arith_shifted_reg32:{ *:[i32] }:$Rm) => (ADDWrs:{ *:[i32] } GPR32:{ *:[i32] }:$Rn, arith_shifted… 1338 GIR_ComplexRenderer, /*InsnID*/0, /*RendererID*/0, // Rm 1348 …R32:{ *:[i32] }:$Rn, GPR32:{ *:[i32] }:$Rm) => (ADDWrr:{ *:[i32] } GPR32:{ *:[i32] }:$Rn, GPR32:… 1597 …i64] } GPR32:{ *:[i32] }:$Rm)), GPR64:{ *:[i64] }:$Ra) => (SMADDLrrr:{ *:[i64] } GPR32:{ *:[i32]… 1601 GIR_Copy, /*NewInsnID*/0, /*OldInsnID*/3, /*OpIdx*/1, // Rm 1626 …i64] } GPR32:{ *:[i32] }:$Rm)), GPR64:{ *:[i64] }:$Ra) => (UMADDLrrr:{ *:[i64] } GPR32:{ *:[i32]… 1630 GIR_Copy, /*NewInsnID*/0, /*OldInsnID*/3, /*OpIdx*/1, // Rm 1655 …(sext:{ *:[i64] } GPR32:{ *:[i32] }:$Rm))) => (SMADDLrrr:{ *:[i64] } GPR32:{ *:[i32] }:$Rn, GPR3… [all …]
|