Lines Matching refs:D3
355 unsigned &D1, unsigned &D2, unsigned &D3) { in GetDSubRegs() argument
360 D3 = TRI->getSubReg(Reg, ARM::dsub_3); in GetDSubRegs()
365 D3 = TRI->getSubReg(Reg, ARM::dsub_6); in GetDSubRegs()
371 D3 = TRI->getSubReg(Reg, ARM::dsub_7); in GetDSubRegs()
392 unsigned D0, D1, D2, D3; in ExpandVLD() local
393 GetDSubRegs(DstReg, RegSpc, TRI, D0, D1, D2, D3); in ExpandVLD()
400 MIB.addReg(D3, RegState::Define | getDeadRegState(DstIsDead)); in ExpandVLD()
467 unsigned D0, D1, D2, D3; in ExpandVST() local
468 GetDSubRegs(SrcReg, RegSpc, TRI, D0, D1, D2, D3); in ExpandVST()
475 MIB.addReg(D3, getUndefRegState(SrcIsUndef)); in ExpandVST()
520 unsigned D0 = 0, D1 = 0, D2 = 0, D3 = 0; in ExpandLaneOp() local
526 GetDSubRegs(DstReg, RegSpc, TRI, D0, D1, D2, D3); in ExpandLaneOp()
533 MIB.addReg(D3, RegState::Define | getDeadRegState(DstIsDead)); in ExpandLaneOp()
549 GetDSubRegs(MO.getReg(), RegSpc, TRI, D0, D1, D2, D3); in ExpandLaneOp()
560 MIB.addReg(D3, SrcFlags); in ExpandLaneOp()
599 unsigned D0, D1, D2, D3; in ExpandVTBL() local
600 GetDSubRegs(SrcReg, SingleSpc, TRI, D0, D1, D2, D3); in ExpandVTBL()