Home
last modified time | relevance | path

Searched refs:OP (Results 1 – 25 of 111) sorted by relevance

12345

/toolchain/binutils/binutils-2.25/opcodes/
Dxc16x-opc.c304 #define OP(field) CGEN_SYNTAX_MAKE_FIELD (OPERAND (field)) macro
317 { { MNEM, ' ', OP (REG8), ',', OP (POF), OP (UPOF16), 0 } },
323 { { MNEM, ' ', OP (REG8), ',', OP (POF), OP (UPOF16), 0 } },
329 { { MNEM, ' ', OP (REGB8), ',', OP (POF), OP (UPOF16), 0 } },
335 { { MNEM, ' ', OP (REGB8), ',', OP (POF), OP (UPOF16), 0 } },
341 { { MNEM, ' ', OP (REG8), ',', OP (PAG), OP (UPAG16), 0 } },
347 { { MNEM, ' ', OP (REG8), ',', OP (PAG), OP (UPAG16), 0 } },
353 { { MNEM, ' ', OP (REGB8), ',', OP (PAG), OP (UPAG16), 0 } },
359 { { MNEM, ' ', OP (REGB8), ',', OP (PAG), OP (UPAG16), 0 } },
365 { { MNEM, ' ', OP (REG8), ',', OP (POF), OP (UPOF16), 0 } },
[all …]
Dfrv-opc.c1506 #define OP(field) CGEN_SYNTAX_MAKE_FIELD (OPERAND (field)) macro
1519 { { MNEM, OP (PACK), ' ', OP (GRI), ',', OP (GRJ), ',', OP (GRK), 0 } },
1525 { { MNEM, OP (PACK), ' ', OP (GRI), ',', OP (GRJ), ',', OP (GRK), 0 } },
1531 { { MNEM, OP (PACK), ' ', OP (GRI), ',', OP (GRJ), ',', OP (GRK), 0 } },
1537 { { MNEM, OP (PACK), ' ', OP (GRI), ',', OP (GRJ), ',', OP (GRK), 0 } },
1543 { { MNEM, OP (PACK), ' ', OP (GRI), ',', OP (GRJ), ',', OP (GRK), 0 } },
1549 { { MNEM, OP (PACK), ' ', OP (GRJ), ',', OP (GRK), 0 } },
1555 { { MNEM, OP (PACK), ' ', OP (GRI), ',', OP (GRJ), ',', OP (GRK), 0 } },
1561 { { MNEM, OP (PACK), ' ', OP (GRI), ',', OP (GRJ), ',', OP (GRK), 0 } },
1567 { { MNEM, OP (PACK), ' ', OP (GRI), ',', OP (GRJ), ',', OP (GRK), 0 } },
[all …]
Dmep-opc.c588 #define OP(field) CGEN_SYNTAX_MAKE_FIELD (OPERAND (field)) macro
601 { { MNEM, ' ', OP (RN), ',', '(', OP (RMA), ')', 0 } },
607 { { MNEM, ' ', OP (RN), ',', '(', OP (RMA), ')', 0 } },
613 { { MNEM, ' ', OP (CIMM4), ',', '(', OP (RMA), ')', 0 } },
619 { { MNEM, ' ', OP (CIMM4), ',', OP (SDISP16), '(', OP (RMA), ')', 0 } },
625 { { MNEM, ' ', OP (RL5), ',', OP (RN), ',', '(', OP (RM), ')', 0 } },
631 { { MNEM, ' ', OP (RL5), ',', OP (RN), ',', '(', OP (RM), ')', 0 } },
637 { { MNEM, ' ', OP (RL5), ',', OP (RN), ',', '(', OP (RM), ')', 0 } },
643 { { MNEM, ' ', OP (CRN), ',', OP (CDISP12), '(', OP (RMA), ')', 0 } },
649 { { MNEM, ' ', OP (CRN), ',', OP (CDISP12), '(', OP (RMA), ')', 0 } },
[all …]
Dlm32-opc.c141 #define OP(field) CGEN_SYNTAX_MAKE_FIELD (OPERAND (field)) macro
154 { { MNEM, ' ', OP (R2), ',', OP (R0), ',', OP (R1), 0 } },
160 { { MNEM, ' ', OP (R1), ',', OP (R0), ',', OP (IMM), 0 } },
166 { { MNEM, ' ', OP (R2), ',', OP (R0), ',', OP (R1), 0 } },
172 { { MNEM, ' ', OP (R1), ',', OP (R0), ',', OP (UIMM), 0 } },
178 { { MNEM, ' ', OP (R1), ',', OP (R0), ',', OP (HI16), 0 } },
184 { { MNEM, ' ', OP (R0), 0 } },
190 { { MNEM, ' ', OP (CALL), 0 } },
196 { { MNEM, ' ', OP (R0), ',', OP (R1), ',', OP (BRANCH), 0 } },
202 { { MNEM, ' ', OP (R0), ',', OP (R1), ',', OP (BRANCH), 0 } },
[all …]
Dmmix-opc.c89 #define OP(y) XCONCAT2 (mmix_operands_,y) macro
97 {"trap", O (0), OP (xyz_opt), J},
98 {"fcmp", O (1), OP (regs), N},
99 {"flot", Z (8), OP (roundregs_z), N},
101 {"fun", O (2), OP (regs), N},
102 {"feql", O (3), OP (regs), N},
103 {"flotu", Z (10), OP (roundregs_z), N},
105 {"fadd", O (4), OP (regs), N},
106 {"fix", O (5), OP (roundregs), N},
107 {"sflot", Z (12), OP (roundregs_z), N},
[all …]
Dfr30-opc.c169 #define OP(field) CGEN_SYNTAX_MAKE_FIELD (OPERAND (field)) macro
182 { { MNEM, ' ', OP (RJ), ',', OP (RI), 0 } },
188 { { MNEM, ' ', OP (U4), ',', OP (RI), 0 } },
194 { { MNEM, ' ', OP (M4), ',', OP (RI), 0 } },
200 { { MNEM, ' ', OP (RJ), ',', OP (RI), 0 } },
206 { { MNEM, ' ', OP (RJ), ',', OP (RI), 0 } },
212 { { MNEM, ' ', OP (U4), ',', OP (RI), 0 } },
218 { { MNEM, ' ', OP (M4), ',', OP (RI), 0 } },
224 { { MNEM, ' ', OP (RJ), ',', OP (RI), 0 } },
230 { { MNEM, ' ', OP (RJ), ',', OP (RI), 0 } },
[all …]
Dor1k-opc.c175 #define OP(field) CGEN_SYNTAX_MAKE_FIELD (OPERAND (field)) macro
188 { { MNEM, ' ', OP (DISP26), 0 } },
194 { { MNEM, ' ', OP (DISP26), 0 } },
200 { { MNEM, ' ', OP (RB), 0 } },
206 { { MNEM, ' ', OP (RB), 0 } },
212 { { MNEM, ' ', OP (DISP26), 0 } },
218 { { MNEM, ' ', OP (DISP26), 0 } },
224 { { MNEM, ' ', OP (UIMM16), 0 } },
230 { { MNEM, ' ', OP (UIMM16), 0 } },
260 { { MNEM, ' ', OP (UIMM16), 0 } },
[all …]
Dmt-opc.c260 #define OP(field) CGEN_SYNTAX_MAKE_FIELD (OPERAND (field)) macro
273 { { MNEM, ' ', OP (FRDRRR), ',', OP (FRSR1), ',', OP (FRSR2), 0 } },
279 { { MNEM, ' ', OP (FRDRRR), ',', OP (FRSR1), ',', OP (FRSR2), 0 } },
285 { { MNEM, ' ', OP (FRDR), ',', OP (FRSR1), ',', '#', OP (IMM16), 0 } },
291 { { MNEM, ' ', OP (FRDR), ',', OP (FRSR1), ',', '#', OP (IMM16Z), 0 } },
297 { { MNEM, ' ', OP (FRDRRR), ',', OP (FRSR1), ',', OP (FRSR2), 0 } },
303 { { MNEM, ' ', OP (FRDRRR), ',', OP (FRSR1), ',', OP (FRSR2), 0 } },
309 { { MNEM, ' ', OP (FRDR), ',', OP (FRSR1), ',', '#', OP (IMM16), 0 } },
315 { { MNEM, ' ', OP (FRDR), ',', OP (FRSR1), ',', '#', OP (IMM16Z), 0 } },
321 { { MNEM, ' ', OP (FRDRRR), ',', OP (FRSR1), ',', OP (FRSR2), 0 } },
[all …]
Diq2000-opc.c229 #define OP(field) CGEN_SYNTAX_MAKE_FIELD (OPERAND (field)) macro
242 { { MNEM, ' ', OP (RD_RS), ',', OP (RT), 0 } },
248 { { MNEM, ' ', OP (RD), ',', OP (RS), ',', OP (RT), 0 } },
254 { { MNEM, ' ', OP (RT_RS), ',', OP (LO16), 0 } },
260 { { MNEM, ' ', OP (RT), ',', OP (RS), ',', OP (LO16), 0 } },
266 { { MNEM, ' ', OP (RT_RS), ',', OP (LO16), 0 } },
272 { { MNEM, ' ', OP (RT), ',', OP (RS), ',', OP (LO16), 0 } },
278 { { MNEM, ' ', OP (RD_RS), ',', OP (RT), 0 } },
284 { { MNEM, ' ', OP (RD), ',', OP (RS), ',', OP (RT), 0 } },
290 { { MNEM, ' ', OP (RD_RS), ',', OP (RT), 0 } },
[all …]
Dxstormy16-opc.c165 #define OP(field) CGEN_SYNTAX_MAKE_FIELD (OPERAND (field)) macro
178 { { MNEM, OP (WS2), ' ', OP (LMEM8), ',', '#', OP (IMM16), 0 } },
184 { { MNEM, OP (WS2), ' ', OP (HMEM8), ',', '#', OP (IMM16), 0 } },
190 { { MNEM, OP (WS2), ' ', OP (RM), ',', OP (LMEM8), 0 } },
196 { { MNEM, OP (WS2), ' ', OP (RM), ',', OP (HMEM8), 0 } },
202 { { MNEM, OP (WS2), ' ', OP (LMEM8), ',', OP (RM), 0 } },
208 { { MNEM, OP (WS2), ' ', OP (HMEM8), ',', OP (RM), 0 } },
214 { { MNEM, OP (WS2), ' ', OP (RDM), ',', '(', OP (RS), ')', 0 } },
220 { { MNEM, OP (WS2), ' ', OP (RDM), ',', '(', OP (RS), '+', '+', ')', 0 } },
226 { { MNEM, OP (WS2), ' ', OP (RDM), ',', '(', '-', '-', OP (RS), ')', 0 } },
[all …]
Dm32r-opc.c212 #define OP(field) CGEN_SYNTAX_MAKE_FIELD (OPERAND (field)) macro
225 { { MNEM, ' ', OP (DR), ',', OP (SR), 0 } },
231 { { MNEM, ' ', OP (DR), ',', OP (SR), ',', OP (HASH), OP (SLO16), 0 } },
237 { { MNEM, ' ', OP (DR), ',', OP (SR), 0 } },
243 { { MNEM, ' ', OP (DR), ',', OP (SR), ',', OP (UIMM16), 0 } },
249 { { MNEM, ' ', OP (DR), ',', OP (SR), 0 } },
255 { { MNEM, ' ', OP (DR), ',', OP (SR), ',', OP (HASH), OP (ULO16), 0 } },
261 { { MNEM, ' ', OP (DR), ',', OP (SR), 0 } },
267 { { MNEM, ' ', OP (DR), ',', OP (SR), ',', OP (UIMM16), 0 } },
273 { { MNEM, ' ', OP (DR), ',', OP (SIMM8), 0 } },
[all …]
Depiphany-opc.c210 #define OP(field) CGEN_SYNTAX_MAKE_FIELD (OPERAND (field)) macro
223 { { MNEM, ' ', OP (SIMM8), 0 } },
229 { { MNEM, ' ', OP (SIMM24), 0 } },
235 { { MNEM, ' ', OP (SIMM8), 0 } },
241 { { MNEM, ' ', OP (SIMM24), 0 } },
247 { { MNEM, ' ', OP (SIMM8), 0 } },
253 { { MNEM, ' ', OP (SIMM24), 0 } },
259 { { MNEM, ' ', OP (SIMM8), 0 } },
265 { { MNEM, ' ', OP (SIMM24), 0 } },
271 { { MNEM, ' ', OP (SIMM8), 0 } },
[all …]
Dip2k-opc.c129 #define OP(field) CGEN_SYNTAX_MAKE_FIELD (OPERAND (field)) macro
142 { { MNEM, ' ', OP (ADDR16CJP), 0 } },
148 { { MNEM, ' ', OP (ADDR16CJP), 0 } },
154 { { MNEM, ' ', OP (FR), ',', OP (BITNO), 0 } },
160 { { MNEM, ' ', OP (FR), ',', OP (BITNO), 0 } },
166 { { MNEM, ' ', OP (FR), ',', OP (BITNO), 0 } },
172 { { MNEM, ' ', OP (FR), ',', OP (BITNO), 0 } },
178 { { MNEM, ' ', 'W', ',', '#', OP (LIT8), 0 } },
184 { { MNEM, ' ', 'W', ',', '#', OP (LIT8), 0 } },
190 { { MNEM, ' ', 'W', ',', '#', OP (LIT8), 0 } },
[all …]
Dpdp11-dis.c212 #define OP pdp11_opcodes[i] in print_insn_pdp11() macro
213 if ((opcode & OP.mask) == OP.opcode) in print_insn_pdp11()
214 switch (OP.type) in print_insn_pdp11()
217 FPRINTF (F, "%s", OP.name); in print_insn_pdp11()
220 FPRINTF (F, "%s", OP.name); in print_insn_pdp11()
225 FPRINTF (F, "%s", OP.name); in print_insn_pdp11()
227 if (strcmp (OP.name, "jmp") == 0) in print_insn_pdp11()
233 FPRINTF (F, "%s", OP.name); in print_insn_pdp11()
235 if (strcmp (OP.name, "jmp") == 0) in print_insn_pdp11()
241 FPRINTF (F, "%s", OP.name); in print_insn_pdp11()
[all …]
Dcr16-opc.c294 #define CSTBIT_INST_B(NAME, OP, OPC1, OPC2, OPC3, OPC4) \ argument
296 {NAME, 2, (OPC3+1), 23, CSTBIT_INS, {{OP,20},{abs20,0}}}, \
298 {NAME, 3, (OPC2+3), 12, CSTBIT_INS, {{OP,4},{abs24,16}}}, \
300 {NAME, 2, OPC1, 24, CSTBIT_INS, {{OP,20}, {rindex7_abs20,0}}}, \
302 {NAME, 2, OPC4, 22, CSTBIT_INS, {{OP,4},{rpindex_disps14,0}}}, \
304 {NAME, 3, OPC2, 12, CSTBIT_INS, {{OP,4}, {rbase_disps20,16}}}, \
306 {NAME, 1, OPC3-2, 23, CSTBIT_INS, {{OP,20}, {rpbase_disps0,16}}}, \
308 {NAME, 2, OPC3, 23, CSTBIT_INS, {{OP,20}, {rpbase_disps16,0}}}, \
310 {NAME, 3, (OPC2+1), 12, CSTBIT_INS, {{OP,4}, {rpbase_disps20,16}}}, \
312 {NAME, 3, (OPC2+2), 12, CSTBIT_INS, {{OP,4}, {rpindex_disps20,16}}}
[all …]
Dv850-opc.c28 #define OP(x) ((x & 0x3f) << 5) macro
29 #define OP_MASK OP (0x3f)
1345 { "add", OP (0x0e), OP_MASK, IF1, 0, PROCESSOR_ALL },
1346 { "add", OP (0x12), OP_MASK, IF2, 0, PROCESSOR_ALL },
1348 { "addi", OP (0x30), OP_MASK, IF6, 0, PROCESSOR_ALL },
1352 { "and", OP (0x0a), OP_MASK, IF1, 0, PROCESSOR_ALL },
1354 { "andi", OP (0x36), OP_MASK, IF6U, 0, PROCESSOR_ALL },
1463 { "cmp", OP (0x0f), OP_MASK, IF1, 0, PROCESSOR_ALL },
1464 { "cmp", OP (0x13), OP_MASK, IF2, 0, PROCESSOR_ALL },
1488 { "divh", OP (0x02), OP_MASK, {R1_NOTR0, R2_NOTR0}, 0, PROCESSOR_ALL },
[all …]
Drx-decode.opc80 #define OP(n,t,r,a) (rx->op[n].type = t, \
83 #define OPs(n,t,r,a,s) (OP (n,t,r,a), \
106 #define DC(c) OP (0, RX_Operand_Immediate, 0, c)
107 #define DR(r) OP (0, RX_Operand_Register, r, 0)
108 #define DI(r,a) OP (0, RX_Operand_Indirect, r, a)
109 #define DIs(r,a,s) OP (0, RX_Operand_Indirect, r, (a) * SCALE[s])
111 #define DF(r) OP (0, RX_Operand_Flag, flagmap[r], 0)
113 #define SC(i) OP (1, RX_Operand_Immediate, 0, i)
114 #define SR(r) OP (1, RX_Operand_Register, r, 0)
115 #define SRR(r) OP (1, RX_Operand_TwoReg, r, 0)
[all …]
/toolchain/binutils/binutils-2.25/include/opcode/
Dtic54x.h96 #define INDIRECT(OP) ((OP)&0x80) argument
97 #define MOD(OP) (((OP)>>3)&0xF) argument
98 #define ARF(OP) ((OP)&0x7) argument
99 #define IS_LKADDR(OP) (INDIRECT(OP) && MOD(OP)>=12) argument
100 #define SRC(OP) ((OP)&0x200) argument
101 #define DST(OP) ((OP)&0x100) argument
102 #define SRC1(OP) ((OP)&0x100) argument
103 #define SHIFT(OP) (((OP)&0x10)?(((OP)&0x1F)-32):((OP)&0x1F)) argument
104 #define SHFT(OP) ((OP)&0xF) argument
105 #define ARX(OP) ((OP)&0x7) argument
[all …]
Dsparc.h253 #define OP(x) ((unsigned) ((x) & 0x3) << 30) /* Op field of all insns. */ macro
257 #define F3F(x, y, z) (OP (x) | OP3 (y) | OPF (z)) /* Format3 float insns. */
258 #define F3F4(x, y, z) (OP (x) | OP3 (y) | OPF_LOW4 (z))
260 #define F2(x, y) (OP (x) | OP2(y)) /* Format 2 insns. */
261 #define F3(x, y, z) (OP (x) | OP3(y) | F3I(z)) /* Format3 insns. */
262 #define F1(x) (OP (x))
Di960.h106 #define OP(align,lit,fp,sfr) ( align | lit | fp | sfr ) macro
108 #define R OP( 0, 0, 0, 0 )
109 #define RS OP( 0, 0, 0, SFR )
110 #define RL OP( 0, LIT, 0, 0 )
111 #define RSL OP( 0, LIT, 0, SFR )
112 #define F OP( 0, 0, FP, 0 )
113 #define FL OP( 0, LIT, FP, 0 )
114 #define R2 OP( 1, 0, 0, 0 )
115 #define RL2 OP( 1, LIT, 0, 0 )
116 #define F2 OP( 1, 0, FP, 0 )
[all …]
/toolchain/binutils/binutils-2.25/libiberty/
Dmd5.c315 #define OP(a, b, c, d, s, T) \ in md5_process_block() macro
336 OP (A, B, C, D, 7, (md5_uint32) 0xd76aa478); in md5_process_block()
337 OP (D, A, B, C, 12, (md5_uint32) 0xe8c7b756); in md5_process_block()
338 OP (C, D, A, B, 17, (md5_uint32) 0x242070db); in md5_process_block()
339 OP (B, C, D, A, 22, (md5_uint32) 0xc1bdceee); in md5_process_block()
340 OP (A, B, C, D, 7, (md5_uint32) 0xf57c0faf); in md5_process_block()
341 OP (D, A, B, C, 12, (md5_uint32) 0x4787c62a); in md5_process_block()
342 OP (C, D, A, B, 17, (md5_uint32) 0xa8304613); in md5_process_block()
343 OP (B, C, D, A, 22, (md5_uint32) 0xfd469501); in md5_process_block()
344 OP (A, B, C, D, 7, (md5_uint32) 0x698098d8); in md5_process_block()
[all …]
/toolchain/binutils/binutils-2.25/bfd/
Delf32-rx.c665 #define OP(i) (contents[rel->r_offset + (i)]) in rx_elf_relocate_section() macro
704 OP (0) &= 0xf8; in rx_elf_relocate_section()
705 OP (0) |= relocation & 0x07; in rx_elf_relocate_section()
714 OP (0) = relocation; in rx_elf_relocate_section()
720 OP (0) = relocation; in rx_elf_relocate_section()
726 OP (0) = relocation; in rx_elf_relocate_section()
737 OP (0) = relocation; in rx_elf_relocate_section()
738 OP (1) = relocation >> 8; in rx_elf_relocate_section()
747 OP (1) = relocation; in rx_elf_relocate_section()
748 OP (0) = relocation >> 8; in rx_elf_relocate_section()
[all …]
Delf32-rl78.c559 #define OP(i) (contents[rel->r_offset + (i)]) in rl78_elf_relocate_section() macro
572 OP (0) = relocation; in rl78_elf_relocate_section()
577 OP (0) = relocation; in rl78_elf_relocate_section()
582 OP (0) = relocation; in rl78_elf_relocate_section()
587 OP (0) = relocation; in rl78_elf_relocate_section()
588 OP (1) = relocation >> 8; in rl78_elf_relocate_section()
595 OP (0) = relocation; in rl78_elf_relocate_section()
596 OP (1) = relocation >> 8; in rl78_elf_relocate_section()
601 OP (0) = relocation; in rl78_elf_relocate_section()
602 OP (1) = relocation >> 8; in rl78_elf_relocate_section()
[all …]
Ddemo64.c27 #define MY(OP) CONCAT2 (aout64_,OP) argument
/toolchain/binutils/binutils-2.25/gas/config/
Dtc-rl78.c1196 #define OP(OP) OPX(BFD_RELOC_RL78_##OP, *reloc[0]->sym_ptr_ptr, 0) in tc_gen_reloc() argument
1209 OP(OP_SUBTRACT); in tc_gen_reloc()
1214 OP(ABS8); in tc_gen_reloc()
1217 OP (ABS16); in tc_gen_reloc()
1220 OP (ABS32); in tc_gen_reloc()
1227 OP (OP_NEG); in tc_gen_reloc()
1228 OP (ABS32); in tc_gen_reloc()
1239 OP (OP_AND); in tc_gen_reloc()
1240 OP (ABS16); in tc_gen_reloc()
1246 OP (OP_SHRA); in tc_gen_reloc()
[all …]

12345