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Searched refs:Rn (Results 1 – 25 of 173) sorted by relevance

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/external/vixl/test/aarch32/config/
Dcond-rd-rn-rm-t32.json28 // MNEMONIC{<c>}.W <Rd>, <Rn>, <Rm>
35 "Mul", // MUL{<c>}{<q>} <Rd>, <Rn>, {<Rm>} ; T2
36 "Qadd16", // QADD16{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; T1
37 "Qadd8", // QADD8{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; T1
38 "Qasx", // QASX{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; T1
39 "Qsax", // QSAX{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; T1
40 "Qsub16", // QSUB16{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; T1
41 "Qsub8", // QSUB8{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; T1
42 "Sdiv", // SDIV{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; T1
43 "Shadd16", // SHADD16{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; T1
[all …]
Dcond-rd-rn-rm-a32.json35 "Mul", // MUL{<c>}{<q>} <Rd>, <Rn>, {<Rm>} ; A1
36 "Muls", // MULS{<c>}{<q>} <Rd>, <Rn>, {<Rm>} ; A1
37 "Qadd16", // QADD16{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; A1
38 "Qadd8", // QADD8{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; A1
39 "Qasx", // QASX{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; A1
40 "Qsax", // QSAX{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; A1
41 "Qsub16", // QSUB16{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; A1
42 "Qsub8", // QSUB8{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; A1
43 "Sdiv", // SDIV{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; A1
44 "Shadd16", // SHADD16{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; A1
[all …]
Dcond-rd-memop-rs-a32.json29 "Ldr", // LDR{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}] ; A1
30 // LDR{<c>}{<q>} <Rt>, [<Rn>], {+/-}<Rm>{, <shift>} ; A1
31 // LDR{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}]! ; A1
32 "Ldrb", // LDRB{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}] ; A1
33 // LDRB{<c>}{<q>} <Rt>, [<Rn>], {+/-}<Rm>{, <shift>} ; A1
34 // LDRB{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}]! ; A1
35 "Ldrh", // LDRH{<c>}{<q>} <Rt>, [<Rn>, #{+/-}<Rm>] ; A1
36 // LDRH{<c>}{<q>} <Rt>, [<Rn>], #{+/-}<Rm> ; A1
37 // LDRH{<c>}{<q>} <Rt>, [<Rn>, #{+/-}<Rm>]! ; A1
38 "Ldrsb", // LDRSB{<c>}{<q>} <Rt>, [<Rn>, #{+/-}<Rm>] ; A1
[all …]
Dcond-rd-rn-operand-rm-a32.json29 // MNEMONIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> }
30 // MNEMONIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, ROR #<amount> }
38 "Adc", // ADC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
39 "Adcs", // ADCS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
40 "Add", // ADD{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
42 "Adds", // ADDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
44 "And", // AND{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
45 "Ands", // ANDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
46 "Bic", // BIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
47 "Bics", // BICS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
[all …]
Dcond-rd-rn-operand-rm-t32.json28 // MNEMONIC{<c>}.W <Rd>, <Rn>, <Rm>
30 // MNEMONIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> }
31 // MNEMONIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, ROR #<amount> }
35 // MNEMONIC{<c>}.N <Rd>, <Rn>, <Rm>
46 // ADC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
49 // ADCS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
51 "Add", // ADD<c>{<q>} <Rd>, <Rn>, <Rm> ; T1
56 // ADD{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T3
59 "Adds", // ADDS{<q>} {<Rd>}, <Rn>, <Rm> ; T1
60 // ADDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T3
[all …]
Dcond-rd-rn-operand-const-t32.json28 // MNEMONIC{<c>}.W <Rd>, <Rn>, #<const>
36 "Adc", // ADC{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; T1
37 "Adcs", // ADCS{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; T1
38 "Add", // ADD{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; T3
40 "Adds", // ADDS{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; T3
42 "And", // AND{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; T1
43 "Ands", // ANDS{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; T1
44 "Bic", // BIC{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; T1
45 "Bics", // BICS{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; T1
46 "Eor", // EOR{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; T1
[all …]
Dcond-rd-rn-operand-const-a32.json29 "Adc", // ADC{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; A1
30 "Adcs", // ADCS{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; A1
32 // ADD{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; A1
34 "Adds", // ADDS{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; A1
36 "And", // AND{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; A1
37 "Ands", // ANDS{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; A1
38 "Bic", // BIC{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; A1
39 "Bics", // BICS{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; A1
40 "Eor", // EOR{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; A1
41 "Eors", // EORS{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; A1
[all …]
Dcond-rd-rn-operand-rm-shift-rs-a32.json29 "Adc", // ADC{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1
30 "Adcs", // ADCS{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1
31 "Add", // ADD{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1
32 "Adds", // ADDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1
33 "And", // AND{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1
34 "Ands", // ANDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1
35 "Bic", // BIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1
36 "Bics", // BICS{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1
37 "Eor", // EOR{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1
38 "Eors", // EORS{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1
[all …]
Dcond-rd-rn-operand-rm-shift-amount-1to31-a32.json29 "Adc", // ADC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
30 "Adcs", // ADCS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
31 "Add", // ADD{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
33 "Adds", // ADDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
35 "And", // AND{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
36 "Ands", // ANDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
37 "Bic", // BIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
38 "Bics", // BICS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
39 "Eor", // EOR{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
40 "Eors", // EORS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
[all …]
Dcond-rd-rn-operand-rm-shift-amount-1to32-a32.json29 "Adc", // ADC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
30 "Adcs", // ADCS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
31 "Add", // ADD{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
33 "Adds", // ADDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
35 "And", // AND{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
36 "Ands", // ANDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
37 "Bic", // BIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
38 "Bics", // BICS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
39 "Eor", // EOR{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
40 "Eors", // EORS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
[all …]
Dcond-rd-rn-operand-rm-shift-amount-1to31-t32.json28 // MNEMONIC{<c>}.W <Rd>, <Rn>, <Rm>, LSL|ROR #<amount>
33 "Adc", // ADC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
34 "Adcs", // ADCS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
35 "Add", // ADD{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T3
37 "Adds", // ADDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T3
39 "And", // AND{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
40 "Ands", // ANDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
41 "Bic", // BIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
42 "Bics", // BICS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
43 "Eor", // EOR{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
[all …]
Dcond-rd-rn-operand-rm-shift-amount-1to32-t32.json28 // MNEMONIC{<c>}.W <Rd>, <Rn>, <Rm>, ASR|LSR #<amount>
33 "Adc", // ADC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
34 "Adcs", // ADCS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
35 "Add", // ADD{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T3
37 "Adds", // ADDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T3
39 "And", // AND{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
40 "Ands", // ANDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
41 "Bic", // BIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
42 "Bics", // BICS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
43 "Eor", // EOR{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
[all …]
Drd-rn-rm.json28 // MNEMONIC <Rd>, <Rn>, <Rm>
32 "Crc32b", // CRC32B{<q>} <Rd>, <Rn>, <Rm> ; A1
33 // CRC32B{<q>} <Rd>, <Rn>, <Rm> ; T1
34 "Crc32cb", // CRC32CB{<q>} <Rd>, <Rn>, <Rm> ; A1
35 // CRC32CB{<q>} <Rd>, <Rn>, <Rm> ; T1
36 "Crc32ch", // CRC32CH{<q>} <Rd>, <Rn>, <Rm> ; A1
37 // CRC32CH{<q>} <Rd>, <Rn>, <Rm> ; T1
38 "Crc32cw", // CRC32CW{<q>} <Rd>, <Rn>, <Rm> ; A1
39 // CRC32CW{<q>} <Rd>, <Rn>, <Rm> ; T1
40 "Crc32h", // CRC32H{<q>} <Rd>, <Rn>, <Rm> ; A1
[all …]
Dcond-rd-memop-immediate-8192-a32.json29 "Ldr", // LDR{<c>}{<q>} <Rt>, [<Rn>{, #{+/-}<imm_3>}] ; A1
30 // LDR{<c>}{<q>} <Rt>, [<Rn>], #{+/-}<imm_3> ; A1
31 // LDR{<c>}{<q>} <Rt>, [<Rn>{, #{+/-}<imm_3>}]! ; A1
32 "Ldrb", // LDRB{<c>}{<q>} <Rt>, [<Rn>{, #{+/-}<imm_3>}] ; A1
33 // LDRB{<c>}{<q>} <Rt>, [<Rn>], #{+/-}<imm_3> ; A1
34 // LDRB{<c>}{<q>} <Rt>, [<Rn>{, #{+/-}<imm_3>}]! ; A1
35 "Str", // STR{<c>}{<q>} <Rt>, [<Rn>{, #{+/-}<imm_3>}] ; A1
36 // STR{<c>}{<q>} <Rt>, [<Rn>], #{+/-}<imm_3> ; A1
37 // STR{<c>}{<q>} <Rt>, [<Rn>{, #{+/-}<imm_3>}]! ; A1
38 "Strb" // STRB{<c>}{<q>} <Rt>, [<Rn>{, #{+/-}<imm_3>}] ; A1
[all …]
Dcond-rd-memop-rs-shift-amount-1to31-a32.json29 "Ldr", // LDR{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}] ; A1
30 // LDR{<c>}{<q>} <Rt>, [<Rn>], {+/-}<Rm>{, <shift>} ; A1
31 // LDR{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}]! ; A1
32 "Ldrb", // LDRB{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}] ; A1
33 // LDRB{<c>}{<q>} <Rt>, [<Rn>], {+/-}<Rm>{, <shift>} ; A1
34 // LDRB{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}]! ; A1
35 "Str", // STR{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}] ; A1
36 // STR{<c>}{<q>} <Rt>, [<Rn>], {+/-}<Rm>{, <shift>} ; A1
37 // STR{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}]! ; A1
38 "Strb" // STRB{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}] ; A1
[all …]
Dcond-rd-memop-immediate-512-a32.json29 "Ldrh", // LDRH{<c>}{<q>} <Rt>, [<Rn>{, #{+/-}<imm_3>}] ; A1
30 // LDRH{<c>}{<q>} <Rt>, [<Rn>], #{+/-}<imm_3> ; A1
31 // LDRH{<c>}{<q>} <Rt>, [<Rn>{, #{+/-}<imm_3>}]! ; A1
32 "Ldrsh", // LDRSH{<c>}{<q>} <Rt>, [<Rn>{, #{+/-}<imm_2>}] ; A1
33 // LDRSH{<c>}{<q>} <Rt>, [<Rn>], #{+/-}<imm_2> ; A1
34 // LDRSH{<c>}{<q>} <Rt>, [<Rn>{, #{+/-}<imm_2>}]! ; A1
35 "Ldrsb", // LDRSB{<c>}{<q>} <Rt>, [<Rn>{, #{+/-}<imm_2>}] ; A1
36 // LDRSB{<c>}{<q>} <Rt>, [<Rn>], #{+/-}<imm_2> ; A1
37 // LDRSB{<c>}{<q>} <Rt>, [<Rn>{, #{+/-}<imm_2>}]! ; A1
38 "Strh" // STRH{<c>}{<q>} <Rt>, [<Rn>{, #{+/-}<imm_3>}] ; A1
[all …]
Dcond-rdlow-rnlow-operand-immediate-t32.json28 // MNEMONIC{<c>}.N <Rd>, <Rn>, #0
29 // MNEMONIC{<c>}.N <Rd>, <Rn>, #<imm3>
34 "Add", // ADD<c>{<q>} <Rd>, <Rn>, #<imm3> ; T1
37 "Adds", // ADDS{<q>} <Rd>, <Rn>, #<imm3> ; T1
40 "Rsb", // RSB<c>{<q>} {<Rd>}, <Rn>, #0 ; T1
41 "Rsbs", // RSBS{<q>} {<Rd>}, <Rn>, #0 ; T1
42 "Sub", // SUB<c>{<q>} <Rd>, <Rn>, #<imm3> ; T1
45 "Subs" // SUBS{<q>} <Rd>, <Rn>, #<imm3> ; T1
174 "Adds", // ADDS{<q>} <Rd>, <Rn>, #<imm3> ; T1
175 "Subs" // SUBS{<q>} <Rd>, <Rn>, #<imm3> ; T1
[all …]
/external/llvm/lib/Target/AArch64/
DAArch64InstrInfo.td630 def : Pat<(sub GPR32sp:$Rn, addsub_shifted_imm32:$imm),
631 (SUBSWri GPR32sp:$Rn, addsub_shifted_imm32:$imm)>;
632 def : Pat<(sub GPR64sp:$Rn, addsub_shifted_imm64:$imm),
633 (SUBSXri GPR64sp:$Rn, addsub_shifted_imm64:$imm)>;
634 def : Pat<(sub GPR32:$Rn, GPR32:$Rm),
635 (SUBSWrr GPR32:$Rn, GPR32:$Rm)>;
636 def : Pat<(sub GPR64:$Rn, GPR64:$Rm),
637 (SUBSXrr GPR64:$Rn, GPR64:$Rm)>;
638 def : Pat<(sub GPR32:$Rn, arith_shifted_reg32:$Rm),
639 (SUBSWrs GPR32:$Rn, arith_shifted_reg32:$Rm)>;
[all …]
DAArch64InstrFormats.td1063 : BaseBranchReg<opc, (outs), (ins GPR64:$Rn), asm, "\t$Rn", pattern> {
1064 bits<5> Rn;
1065 let Inst{9-5} = Rn;
1227 def : Pat<(node GPR64:$Rn, tbz_imm0_31_diag:$imm, bb:$target),
1228 (!cast<Instruction>(NAME#"W") (EXTRACT_SUBREG GPR64:$Rn, sub_32),
1272 : I<(outs regtype:$Rd), (ins regtype:$Rn), asm, "\t$Rd, $Rn", "",
1273 [(set regtype:$Rd, (node regtype:$Rn))]>,
1276 bits<5> Rn;
1280 let Inst{9-5} = Rn;
1311 : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm),
[all …]
DAArch64InstrAtomics.td45 def : Pat<(relaxed_load<atomic_load_8> (ro_Windexed8 GPR64sp:$Rn, GPR32:$Rm,
47 (LDRBBroW GPR64sp:$Rn, GPR32:$Rm, ro_Wextend8:$offset)>;
48 def : Pat<(relaxed_load<atomic_load_8> (ro_Xindexed8 GPR64sp:$Rn, GPR64:$Rm,
50 (LDRBBroX GPR64sp:$Rn, GPR64:$Rm, ro_Xextend8:$offset)>;
51 def : Pat<(relaxed_load<atomic_load_8> (am_indexed8 GPR64sp:$Rn,
53 (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
55 (am_unscaled8 GPR64sp:$Rn, simm9:$offset)),
56 (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
60 def : Pat<(relaxed_load<atomic_load_16> (ro_Windexed16 GPR64sp:$Rn, GPR32:$Rm,
62 (LDRHHroW GPR64sp:$Rn, GPR32:$Rm, ro_Wextend16:$extend)>;
[all …]
/external/swiftshader/third_party/LLVM/lib/Target/ARM/
DARMInstrThumb2.td224 let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm);
230 let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm);
255 bits<4> Rn;
267 bits<4> Rn;
270 let Inst{19-16} = Rn;
306 bits<4> Rn;
309 let Inst{19-16} = Rn;
339 bits<4> Rn;
342 let Inst{19-16} = Rn;
351 bits<4> Rn;
[all …]
DARMInstrInfo.td870 def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
871 iii, opc, "\t$Rd, $Rn, $imm",
872 [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
874 bits<4> Rn;
877 let Inst{19-16} = Rn;
882 def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
883 iir, opc, "\t$Rd, $Rn, $Rm",
884 [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
886 bits<4> Rn;
890 let Inst{19-16} = Rn;
[all …]
/external/llvm/lib/Target/ARM/
DARMInstrThumb2.td281 let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm);
287 let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm);
312 bits<4> Rn;
324 bits<4> Rn;
327 let Inst{19-16} = Rn;
363 bits<4> Rn;
366 let Inst{19-16} = Rn;
396 bits<4> Rn;
399 let Inst{19-16} = Rn;
408 bits<4> Rn;
[all …]
DARMInstrInfo.td1250 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1257 def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm), DPFrm,
1258 iii, opc, "\t$Rd, $Rn, $imm",
1259 [(set GPR:$Rd, (opnode GPR:$Rn, mod_imm:$imm))]>,
1262 bits<4> Rn;
1265 let Inst{19-16} = Rn;
1270 def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1271 iir, opc, "\t$Rd, $Rn, $Rm",
1272 [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1275 bits<4> Rn;
[all …]
/external/capstone/arch/ARM/
DARMDisassembler.c1375 unsigned Rn = fieldFromInstruction_4(Insn, 16, 4); in DecodeCopMemInstruction() local
1420 if (!Check(&S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder))) in DecodeCopMemInstruction()
1518 unsigned Rn = fieldFromInstruction_4(Insn, 16, 4); in DecodeAddrMode2IdxInstruction() local
1538 if (!Check(&S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder))) in DecodeAddrMode2IdxInstruction()
1558 if (!Check(&S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder))) in DecodeAddrMode2IdxInstruction()
1565 if (!Check(&S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder))) in DecodeAddrMode2IdxInstruction()
1578 if (writeback && (Rn == 15 || Rn == Rt)) in DecodeAddrMode2IdxInstruction()
1625 unsigned Rn = fieldFromInstruction_4(Val, 13, 4); in DecodeSORegMemOperand() local
1650 if (!Check(&S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder))) in DecodeSORegMemOperand()
1669 unsigned Rn = fieldFromInstruction_4(Insn, 16, 4); in DecodeAddrMode3Instruction() local
[all …]

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