Home
last modified time | relevance | path

Searched refs:v_mul_f16_e32 (Results 1 – 25 of 30) sorted by relevance

12

/external/llvm-project/llvm/test/CodeGen/AMDGPU/
Dstrict_fmul.f16.ll10 ; GCN-NEXT: v_mul_f16_e32 v0, v0, v1
20 ; GCN-NEXT: v_mul_f16_e32 v0, v0, v1
30 ; GCN-NEXT: v_mul_f16_e32 v0, v0, v1
47 ; GFX8-NEXT: v_mul_f16_e32 v0, v0, v1
65 ; GFX8-NEXT: v_mul_f16_e32 v0, v0, v1
83 ; GFX8-NEXT: v_mul_f16_e32 v0, v0, v1
95 ; GFX9-NEXT: v_mul_f16_e32 v1, v1, v3
102 ; GFX8-NEXT: v_mul_f16_e32 v0, v0, v2
104 ; GFX8-NEXT: v_mul_f16_e32 v1, v1, v3
117 ; GFX9-NEXT: v_mul_f16_e32 v0, v0, v2
[all …]
Dfmul.f16.ll12 ; GFX89: v_mul_f16_e32 v[[R_F16:[0-9]+]], v[[A_F16]], v[[B_F16]]
32 ; GFX89: v_mul_f16_e32 v[[R_F16:[0-9]+]], 0x4200, v[[B_F16]]
51 ; GFX89: v_mul_f16_e32 v[[R_F16:[0-9]+]], 4.0, v[[A_F16]]
81 ; VI-DAG: v_mul_f16_e32 v[[R_F16_LO:[0-9]+]], v[[A_V2_F16]], v[[B_V2_F16]]
116 ; VI-DAG: v_mul_f16_e32 v[[R_F16_0:[0-9]+]], 0x4200, v[[B_V2_F16]]
148 ; VI-DAG: v_mul_f16_e32 v[[R_F16_0:[0-9]+]], 4.0, v[[A_V2_F16]]
179 ; VI: v_mul_f16_e32
181 ; VI: v_mul_f16_e32
208 ; VI-DAG: v_mul_f16_e32 v[[MUL_HI_LO:[0-9]+]], 0x4200, v[[A_HI]]
210 ; VI-DAG: v_mul_f16_e32 v[[MUL_LO_LO:[0-9]+]], 0x4800, v[[A_LO]]
Dfexp.ll92 ; VI-NEXT: v_mul_f16_e32 v0, 0x3dc5, v0
99 ; GFX9-NEXT: v_mul_f16_e32 v0, 0x3dc5, v0
127 ; VI-NEXT: v_mul_f16_e32 [[MUL2:v[0-9]+]], [[SREG]], v{{[0-9]+}}
180 ; VI-NEXT: v_mul_f16_e32 [[MUL1:v[0-9]+]], [[SREG]], v1
181 ; VI-NEXT: v_mul_f16_e32 [[MUL2:v[0-9]+]], [[SREG]], v0
196 ; GFX9-NEXT: v_mul_f16_e32 [[MUL1:v[0-9]+]], [[SREG]], v1
197 ; GFX9-NEXT: v_mul_f16_e32 [[MUL2:v[0-9]+]], [[SREG]], v0
Dllvm.log10.f16.ll17 ; VIGFX9: v_mul_f16_e32 v[[R_F16_0]], 0x34d1, v[[R_F16_0]]
51 ; GFX9: v_mul_f16_e32 v[[R_F32_3:[0-9]+]], [[A_F32_2]], v[[R_F16_2]]
52 ; VIGFX9: v_mul_f16_e32 v[[R_F32_2:[0-9]+]], [[A_F32_2]], v[[R_F16_0]]
Dllvm.log.f16.ll17 ; VIGFX9: v_mul_f16_e32 v[[R_F16_0]], 0x398c, v[[R_F16_0]]
51 ; GFX9: v_mul_f16_e32 v[[R_F32_3:[0-9]+]], [[A_F32_2]], v[[R_F16_2]]
52 ; VIGFX9: v_mul_f16_e32 v[[R_F32_2:[0-9]+]], [[A_F32_2]], v[[R_F16_0]]
Dllvm.cos.f16.ll38 ; GFX8-NEXT: v_mul_f16_e32 v0, 0.15915494, v0
52 ; GFX9-NEXT: v_mul_f16_e32 v1, 0.15915494, v1
104 ; GFX8-NEXT: v_mul_f16_e32 v0, 0.15915494, v0
123 ; GFX9-NEXT: v_mul_f16_e32 v3, 0.15915494, v1
Dllvm.sin.f16.ll38 ; GFX8-NEXT: v_mul_f16_e32 v0, 0.15915494, v0
52 ; GFX9-NEXT: v_mul_f16_e32 v1, 0.15915494, v1
104 ; GFX8-NEXT: v_mul_f16_e32 v0, 0.15915494, v0
123 ; GFX9-NEXT: v_mul_f16_e32 v3, 0.15915494, v1
Dfmuladd.f16.ll21 ; GFX10-FLUSH: v_mul_f16_e32
40 ; GFX10-FLUSH: v_mul_f16_e32
60 ; GFX10-FLUSH: v_mul_f16_e32
331 ; GCN-DENORM-STRICT: v_mul_f16_e32 [[TMP:v[0-9]+]], [[REGA]], [[REGB]]
336 ; GFX10-FLUSH: v_mul_f16_e32 [[TMP:v[0-9]+]], [[REGA]], [[REGB]]
366 ; GCN-DENORM-STRICT: v_mul_f16_e32 [[TMP:v[0-9]+]], [[REGA]], [[REGB]]
371 ; GFX10-FLUSH: v_mul_f16_e32 [[TMP:v[0-9]+]], [[REGA]], [[REGB]]
402 ; GCN-DENORM-STRICT: v_mul_f16_e32 [[TMP:v[0-9]+]], [[REGA]], [[REGB]]
407 ; GFX10-FLUSH: v_mul_f16_e32 [[TMP:v[0-9]+]], [[REGA]], [[REGB]]
438 ; GCN-DENORM-STRICT: v_mul_f16_e32 [[TMP:v[0-9]+]], [[REGA]], [[REGB]]
[all …]
Dfdiv.f16.ll191 ; GFX8_9_10: v_mul_f16_e32 [[RESULT:v[0-9]+]], [[LHS]], [[RCP]]
213 ; GFX8_9_10: v_mul_f16_e32 [[RESULT:v[0-9]+]], [[LHS]], [[RCP]]
233 ; GFX8_9_10: v_mul_f16_e32 [[MUL:v[0-9]+]], 0.5, v{{[0-9]+}}
245 ; GFX8_9_10: v_mul_f16_e32 [[MUL:v[0-9]+]], 0x2e66, v{{[0-9]+}}
257 ; GFX8_9_10: v_mul_f16_e32 [[MUL:v[0-9]+]], 0xae66, v{{[0-9]+}}
Dfpext-free.ll123 ; GFX9-F32DENORM-NEXT: v_mul_f16_e32 v2, v2, v3
222 ; GFX9-F32DENORM-NEXT: v_mul_f16_e32 v0, v0, v1
242 ; GFX9-F32DENORM-NEXT: v_mul_f16_e32
305 ; GFX9-F32DENORM-NEXT: v_mul_f16_e32 v3, v3, v4
346 ; GFX9-F32DENORM-NEXT: v_mul_f16_e32 v3, v3, v4
365 ; GFX9-NEXT: v_mul_f16_e32 v3, v3, v4
Dfmul-2-combine-multi-use.ll126 ; GFX8_10: v_mul_f16_e32 v{{[0-9]+}}, v{{[0-9]+}}, v{{[0-9]+}}
223 ; GCN: v_mul_f16_e32 [[RESULT:v[0-9]+]], [[X]], [[TMP0]]
238 ; SIVI: v_mul_f16_e32 [[TMP0:v[0-9]+]], [[X:s[0-9]+]], [[K]]
240 ; GCN: v_mul_f16_e32 [[RESULT:v[0-9]+]], [[X]], [[TMP0]]
Dllvm.fmuladd.f16.ll28 ; GFX10-FLUSH: v_mul_f16_e32 [[MUL:v[0-9]+]], v[[A_F16]], v[[B_F16]]
65 ; GFX10-FLUSH: v_mul_f16_e32 [[MUL:v[0-9]+]], 0x4200, v[[B_F16]]
100 ; GFX10-FLUSH: v_mul_f16_e32 [[MUL:v[0-9]+]], 0x4200, v[[A_F16]]
Dsdwa-peephole.ll159 ; NOSDWA: v_mul_f16_e32 v{{[0-9]+}}, v{{[0-9]+}}, v{{[0-9]+}}
161 ; SDWA: v_mul_f16_e32 v{{[0-9]+}}, v{{[0-9]+}}, v{{[0-9]+}}
176 ; NOSDWA: v_mul_f16_e32 v[[DST_MUL:[0-9]+]], v[[DST0]], v[[DST1]]
182 ; VI-DAG: v_mul_f16_e32 v[[DST_MUL_LO:[0-9]+]], v{{[0-9]+}}, v{{[0-9]+}}
199 ; NOSDWA: v_mul_f16_e32 v{{[0-9]+}}, v{{[0-9]+}}, v{{[0-9]+}}
224 ; NOSDWA: v_mul_f16_e32 v{{[0-9]+}}, v{{[0-9]+}}, v{{[0-9]+}}
Dfdot2.ll16 ; GFX906: v_mul_f16_e32
17 ; GFX906: v_mul_f16_e32
Dfneg.f16.ll134 ; GFX89-DAG: v_mul_f16_e32 v{{[0-9]+}}, -4.0, [[VAL]]
Domod.ll224 ; VI: v_mul_f16_e32 v{{[0-9]+}}, 0.5, [[ADD]]{{$}}
Dfcanonicalize-elimination.ll765 ; GFX9-DAG: v_mul_f16_e32
803 ; GFX9-NEXT: v_mul_f16_e32 v0, 4.0, v0
813 ; GFX9: v_mul_f16_e32
Dfcanonicalize.ll471 ; GFX8: v_mul_f16_e32 {{v[0-9]+}}, 1.0, {{v[0-9]+}}
486 ; GFX8-DAG: v_mul_f16_e32 v{{[0-9]+}}, 1.0, v{{[0-9]+}}
Dreduction.ll69 ; VI-NEXT: v_mul_f16_e32
70 ; VI-NEXT: v_mul_f16_e32
Dfcanonicalize.f16.ll101 ; VI: v_mul_f16_e32 [[REG:v[0-9]+]], -1.0, v{{[0-9]+}}
/external/llvm-project/llvm/test/CodeGen/AMDGPU/GlobalISel/
Dfmul.v2f16.ll15 ; GFX8-NEXT: v_mul_f16_e32 v2, v0, v1
36 ; GFX8-NEXT: v_mul_f16_e32 v2, v0, v1
58 ; GFX8-NEXT: v_mul_f16_e32 v2, v0, v1
82 ; GFX8-NEXT: v_mul_f16_e32 v2, v0, v1
130 ; GFX8-NEXT: v_mul_f16_e32 v4, v0, v2
132 ; GFX8-NEXT: v_mul_f16_e32 v2, v1, v3
158 ; GFX8-NEXT: v_mul_f16_e32 v4, v0, v2
160 ; GFX8-NEXT: v_mul_f16_e32 v2, v1, v3
187 ; GFX8-NEXT: v_mul_f16_e32 v4, v0, v2
189 ; GFX8-NEXT: v_mul_f16_e32 v2, v1, v3
[all …]
Dfrem.ll117 ; VI-NEXT: v_mul_f16_e32 v1, v2, v1
172 ; VI-NEXT: v_mul_f16_e32 v1, v2, v1
/external/llvm-project/llvm/test/MC/AMDGPU/
Dvop2.s424 v_mul_f16_e32 v1, v2, v3 label
/external/llvm/test/MC/Disassembler/AMDGPU/
Dvop2_vi.txt204 # VI: v_mul_f16_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x44]
/external/llvm-project/llvm/test/MC/Disassembler/AMDGPU/
Dvop2_vi.txt210 # VI: v_mul_f16_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x44]

12