Home
last modified time | relevance | path

Searched refs:Rm (Results 1 – 25 of 87) sorted by relevance

1234

/external/vixl/test/aarch32/config/
Dcond-rd-rn-rm-a32.json35 "Mul", // MUL{<c>}{<q>} <Rd>, <Rn>, {<Rm>} ; A1
36 "Muls", // MULS{<c>}{<q>} <Rd>, <Rn>, {<Rm>} ; A1
37 "Qadd16", // QADD16{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; A1
38 "Qadd8", // QADD8{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; A1
39 "Qasx", // QASX{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; A1
40 "Qsax", // QSAX{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; A1
41 "Qsub16", // QSUB16{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; A1
42 "Qsub8", // QSUB8{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; A1
43 "Sdiv", // SDIV{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; A1
44 "Shadd16", // SHADD16{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; A1
[all …]
Dcond-rd-rn-rm-t32.json28 // MNEMONIC{<c>}.W <Rd>, <Rn>, <Rm>
35 "Mul", // MUL{<c>}{<q>} <Rd>, <Rn>, {<Rm>} ; T2
36 "Qadd16", // QADD16{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; T1
37 "Qadd8", // QADD8{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; T1
38 "Qasx", // QASX{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; T1
39 "Qsax", // QSAX{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; T1
40 "Qsub16", // QSUB16{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; T1
41 "Qsub8", // QSUB8{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; T1
42 "Sdiv", // SDIV{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; T1
43 "Shadd16", // SHADD16{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; T1
[all …]
Dcond-rd-rn-operand-rm-t32.json28 // MNEMONIC{<c>}.W <Rd>, <Rn>, <Rm>
29 // MNEMONIC{<c>}.W <Rd>, SP, <Rm>
30 // MNEMONIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> }
31 // MNEMONIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, ROR #<amount> }
34 // MNEMONIC{<c>}.N SP, SP, <Rm>
35 // MNEMONIC{<c>}.N <Rd>, <Rn>, <Rm>
36 // MNEMONIC{<c>}.N <Rdn>, <Rdn>, <Rm> ; rm is not SP
37 // MNEMONIC{<c>}.N <Rdn>, <Rdn>, <Rm> ; low registers
45 "Adc", // ADC<c>{<q>} {<Rdn>}, <Rdn>, <Rm> ; T1
46 // ADC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
[all …]
Dcond-rd-rn-operand-rm-a32.json28 // MNEMONIC{<c>}{<q>} {<Rd>}, <Rm>, <Rs>
29 // MNEMONIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> }
30 // MNEMONIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, ROR #<amount> }
38 "Adc", // ADC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
39 "Adcs", // ADCS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
40 "Add", // ADD{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
41 // ADD{<c>}{<q>} {<Rd>}, SP, <Rm> {, <shift> #<amount> } ; A1
42 "Adds", // ADDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
43 // ADDS{<c>}{<q>} {<Rd>}, SP, <Rm> {, <shift> #<amount> } ; A1
44 "And", // AND{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
[all …]
Dcond-rd-operand-rn-t32.json28 // MNEMONIC{<c>}{<q>} <Rd>, <Rm>
29 // MNEMONIC{<c>}{<q>} <Rn>, <Rm> {, <shift> #<amount> }
30 // MNEMONIC{<c>}{<q>} {<Rd>}, <Rm> {, ROR #<amount> }
38 "Cmn", // CMN{<c>}{<q>} <Rn>, <Rm> ; T1
39 // CMN{<c>}{<q>} <Rn>, <Rm> {, <shift> #<amount> } ; T2
40 "Cmp", // CMP{<c>}{<q>} <Rn>, <Rm> ; T1
41 // CMP{<c>}{<q>} <Rn>, <Rm> ; T2
42 "Mov", // MOV{<c>}{<q>} <Rd>, <Rm> ; T1
43 // MOV<c>{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; T2
44 // MOV{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; T3
[all …]
Dcond-rd-memop-rs-a32.json29 "Ldr", // LDR{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}] ; A1
30 // LDR{<c>}{<q>} <Rt>, [<Rn>], {+/-}<Rm>{, <shift>} ; A1
31 // LDR{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}]! ; A1
32 "Ldrb", // LDRB{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}] ; A1
33 // LDRB{<c>}{<q>} <Rt>, [<Rn>], {+/-}<Rm>{, <shift>} ; A1
34 // LDRB{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}]! ; A1
35 "Ldrh", // LDRH{<c>}{<q>} <Rt>, [<Rn>, #{+/-}<Rm>] ; A1
36 // LDRH{<c>}{<q>} <Rt>, [<Rn>], #{+/-}<Rm> ; A1
37 // LDRH{<c>}{<q>} <Rt>, [<Rn>, #{+/-}<Rm>]! ; A1
38 "Ldrsb", // LDRSB{<c>}{<q>} <Rt>, [<Rn>, #{+/-}<Rm>] ; A1
[all …]
Dcond-rd-rn-operand-rm-shift-amount-1to31-a32.json29 "Adc", // ADC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
30 "Adcs", // ADCS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
31 "Add", // ADD{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
32 // ADD{<c>}{<q>} {<Rd>}, SP, <Rm> {, <shift> #<amount> } ; A1
33 "Adds", // ADDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
34 // ADDS{<c>}{<q>} {<Rd>}, SP, <Rm> {, <shift> #<amount> } ; A1
35 "And", // AND{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
36 "Ands", // ANDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
37 "Bic", // BIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
38 "Bics", // BICS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
[all …]
Dcond-rd-rn-operand-rm-shift-amount-1to32-a32.json29 "Adc", // ADC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
30 "Adcs", // ADCS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
31 "Add", // ADD{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
32 // ADD{<c>}{<q>} {<Rd>}, SP, <Rm> {, <shift> #<amount> } ; A1
33 "Adds", // ADDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
34 // ADDS{<c>}{<q>} {<Rd>}, SP, <Rm> {, <shift> #<amount> } ; A1
35 "And", // AND{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
36 "Ands", // ANDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
37 "Bic", // BIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
38 "Bics", // BICS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
[all …]
Dcond-rd-rn-operand-rm-shift-amount-1to32-t32.json28 // MNEMONIC{<c>}.W <Rd>, <Rn>, <Rm>, ASR|LSR #<amount>
29 // MNEMONIC{<c>}.W <Rd>, SP, <Rm>, ASR|LSR #<amount>
33 "Adc", // ADC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
34 "Adcs", // ADCS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
35 "Add", // ADD{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T3
36 // ADD{<c>}{<q>} {<Rd>}, SP, <Rm> {, <shift> #<amount> } ; T3
37 "Adds", // ADDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T3
38 // ADDS{<c>}{<q>} {<Rd>}, SP, <Rm> {, <shift> #<amount> } ; T3
39 "And", // AND{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
40 "Ands", // ANDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
[all …]
Dcond-rd-rn-operand-rm-shift-amount-1to31-t32.json28 // MNEMONIC{<c>}.W <Rd>, <Rn>, <Rm>, LSL|ROR #<amount>
29 // MNEMONIC{<c>}.W <Rd>, SP, <Rm>, LSL|ROR #<amount>
33 "Adc", // ADC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
34 "Adcs", // ADCS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
35 "Add", // ADD{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T3
36 // ADD{<c>}{<q>} {<Rd>}, SP, <Rm> {, <shift> #<amount> } ; T3
37 "Adds", // ADDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T3
38 // ADDS{<c>}{<q>} {<Rd>}, SP, <Rm> {, <shift> #<amount> } ; T3
39 "And", // AND{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
40 "Ands", // ANDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
[all …]
Dcond-rd-rn-operand-rm-shift-rs-a32.json29 "Adc", // ADC{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1
30 "Adcs", // ADCS{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1
31 "Add", // ADD{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1
32 "Adds", // ADDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1
33 "And", // AND{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1
34 "Ands", // ANDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1
35 "Bic", // BIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1
36 "Bics", // BICS{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1
37 "Eor", // EOR{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1
38 "Eors", // EORS{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1
[all …]
Dcond-rd-operand-rn-a32.json28 // MNEMONIC{<c>}{<q>} <Rn>, <Rm> {, <shift> #<amount> }
29 // MNEMONIC{<c>}{<q>} {<Rd>}, <Rm> {, ROR #<amount> }
37 "Cmn", // CMN{<c>}{<q>} <Rn>, <Rm> {, <shift> #<amount> } ; A1
38 "Cmp", // CMP{<c>}{<q>} <Rn>, <Rm> {, <shift> #<amount> } ; A1
39 "Mov", // MOV{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; A1
40 "Movs", // MOVS{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; A1
41 "Mvn", // MVN{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; A1
42 "Mvns", // MVNS{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; A1
43 "Teq", // TEQ{<c>}{<q>} <Rn>, <Rm> {, <shift> #<amount> } ; A1
44 "Tst", // TST{<c>}{<q>} <Rn>, <Rm> {, <shift> #<amount> } ; A1
[all …]
Dcond-rd-rn-t32.json28 // MNEMONIC{<c>}.N <Rd>, <Rm>
29 // MNEMONIC{<c>}.W <Rd>, <Rm>
33 "Clz", // CLZ{<c>}{<q>} <Rd>, <Rm> ; T1
34 "Rbit", // RBIT{<c>}{<q>} <Rd>, <Rm> ; T1
35 "Rev", // REV{<c>}{<q>} <Rd>, <Rm> ; T1
36 // REV{<c>}{<q>} <Rd>, <Rm> ; T2
37 "Rev16", // REV16{<c>}{<q>} <Rd>, <Rm> ; T1
38 // REV16{<c>}{<q>} <Rd>, <Rm> ; T2
39 "Revsh", // REVSH{<c>}{<q>} <Rd>, <Rm> ; T1
40 // REVSH{<c>}{<q>} <Rd>, <Rm> ; T2
[all …]
Dcond-rd-memop-rs-shift-amount-1to31-a32.json29 "Ldr", // LDR{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}] ; A1
30 // LDR{<c>}{<q>} <Rt>, [<Rn>], {+/-}<Rm>{, <shift>} ; A1
31 // LDR{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}]! ; A1
32 "Ldrb", // LDRB{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}] ; A1
33 // LDRB{<c>}{<q>} <Rt>, [<Rn>], {+/-}<Rm>{, <shift>} ; A1
34 // LDRB{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}]! ; A1
35 "Str", // STR{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}] ; A1
36 // STR{<c>}{<q>} <Rt>, [<Rn>], {+/-}<Rm>{, <shift>} ; A1
37 // STR{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}]! ; A1
38 "Strb" // STRB{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}] ; A1
[all …]
Dcond-rd-operand-rn-shift-amount-1to32-t32.json28 // MNEMONIC{<c>}.W <Rn>, <Rm>, LSL|ROR #<amount>
29 // MNEMONIC{<c>}.N <Rn>, <Rm>, LSL|ROR #<amount> ; Special case for MOV and MOVS
33 "Cmn", // CMN{<c>}{<q>} <Rn>, <Rm> {, <shift> #<amount> } ; T2
34 "Cmp", // CMP{<c>}{<q>} <Rn>, <Rm>, <shift> #<amount> ; T3
35 "Mov", // MOV<c>{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; T2
36 // MOV{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; T3
37 "Movs", // MOVS{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; T2
38 // MOVS{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; T3
39 "Mvn", // MVN{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; T2
40 "Mvns", // MVNS{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; T2
[all …]
Dcond-rd-operand-rn-shift-amount-1to31-t32.json28 // MNEMONIC{<c>}.W <Rn>, <Rm>, LSL|ROR #<amount>
32 "Cmn", // CMN{<c>}{<q>} <Rn>, <Rm> {, <shift> #<amount> } ; T2
33 "Cmp", // CMP{<c>}{<q>} <Rn>, <Rm>, <shift> #<amount> ; T3
34 "Mov", // MOV<c>{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; T2
35 // MOV{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; T3
36 "Movs", // MOVS{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; T2
37 // MOVS{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; T3
38 "Mvn", // MVN{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; T2
39 "Mvns", // MVNS{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; T2
40 "Teq", // TEQ{<c>}{<q>} <Rn>, <Rm> {, <shift> #<amount> } ; T1
[all …]
Dcond-rd-operand-rn-shift-amount-1to31-a32.json29 "Cmn", // CMN{<c>}{<q>} <Rn>, <Rm> {, <shift> #<amount> } ; A1
30 "Cmp", // CMP{<c>}{<q>} <Rn>, <Rm> {, <shift> #<amount> } ; A1
31 "Mov", // MOV{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; A1
32 "Movs", // MOVS{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; A1
33 "Mvn", // MVN{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; A1
34 "Mvns", // MVNS{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; A1
35 "Teq", // TEQ{<c>}{<q>} <Rn>, <Rm> {, <shift> #<amount> } ; A1
36 "Tst" // TST{<c>}{<q>} <Rn>, <Rm> {, <shift> #<amount> } ; A1
Dcond-rd-operand-rn-shift-amount-1to32-a32.json29 "Cmn", // CMN{<c>}{<q>} <Rn>, <Rm> {, <shift> #<amount> } ; A1
30 "Cmp", // CMP{<c>}{<q>} <Rn>, <Rm> {, <shift> #<amount> } ; A1
31 "Mov", // MOV{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; A1
32 "Movs", // MOVS{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; A1
33 "Mvn", // MVN{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; A1
34 "Mvns", // MVNS{<c>}{<q>} <Rd>, <Rm> {, <shift> #<amount> } ; A1
35 "Teq", // TEQ{<c>}{<q>} <Rn>, <Rm> {, <shift> #<amount> } ; A1
36 "Tst" // TST{<c>}{<q>} <Rn>, <Rm> {, <shift> #<amount> } ; A1
/external/swiftshader/third_party/LLVM/lib/Target/ARM/
DARMInstrThumb.td308 let Inst{6-3} = 0b1111; // Rm = pc
354 // ADD <Rm>, sp
366 // ADD sp, <Rm>
367 def tADDspr : T1pIt<(outs GPRsp:$Rdn), (ins GPRsp:$Rn, GPR:$Rm), IIC_iALUr,
368 "add", "\t$Rdn, $Rm", []>,
371 bits<4> Rm;
373 let Inst{6-3} = Rm;
384 def tBX : TI<(outs), (ins GPR:$Rm, pred:$p), IIC_Br, "bx${p}\t$Rm", []>,
387 bits<4> Rm;
388 let Inst{6-3} = Rm;
[all …]
DARMInstrThumb2.td224 let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm);
230 let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm);
320 bits<4> Rm;
323 let Inst{3-0} = Rm;
330 bits<4> Rm;
333 let Inst{3-0} = Rm;
340 bits<4> Rm;
343 let Inst{3-0} = Rm;
379 bits<4> Rm;
383 let Inst{3-0} = Rm;
[all …]
DARMInstrInfo.td882 def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
883 iir, opc, "\t$Rd, $Rn, $Rm",
884 [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
887 bits<4> Rm;
893 let Inst{3-0} = Rm;
935 def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
937 GPR:$Rm, pred:$p,
974 def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
975 iir, opc, "\t$Rd, $Rn, $Rm",
979 bits<4> Rm;
[all …]
/external/llvm/lib/Target/ARM/
DARMInstrThumb.td362 let Inst{6-3} = 0b1111; // Rm = pc
421 // ADD <Rm>, sp
433 // ADD sp, <Rm>
434 def tADDspr : T1pIt<(outs GPRsp:$Rdn), (ins GPRsp:$Rn, GPR:$Rm), IIC_iALUr,
435 "add", "\t$Rdn, $Rm", []>,
438 bits<4> Rm;
440 let Inst{6-3} = Rm;
451 def tBX : TI<(outs), (ins GPR:$Rm, pred:$p), IIC_Br, "bx${p}\t$Rm", []>,
454 bits<4> Rm;
455 let Inst{6-3} = Rm;
[all …]
DARMInstrThumb2.td281 let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm);
287 let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm);
377 bits<4> Rm;
380 let Inst{3-0} = Rm;
387 bits<4> Rm;
390 let Inst{3-0} = Rm;
397 bits<4> Rm;
400 let Inst{3-0} = Rm;
436 bits<4> Rm;
440 let Inst{3-0} = Rm;
[all …]
DARMInstrInfo.td1270 def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1271 iir, opc, "\t$Rd, $Rn, $Rm",
1272 [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1276 bits<4> Rm;
1282 let Inst{3-0} = Rm;
1343 def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1344 iir, opc, "\t$Rd, $Rn, $Rm",
1349 bits<4> Rm;
1352 let Inst{3-0} = Rm;
1405 def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
[all …]
/external/llvm/lib/Target/AArch64/
DAArch64InstrAtomics.td45 def : Pat<(relaxed_load<atomic_load_8> (ro_Windexed8 GPR64sp:$Rn, GPR32:$Rm,
47 (LDRBBroW GPR64sp:$Rn, GPR32:$Rm, ro_Wextend8:$offset)>;
48 def : Pat<(relaxed_load<atomic_load_8> (ro_Xindexed8 GPR64sp:$Rn, GPR64:$Rm,
50 (LDRBBroX GPR64sp:$Rn, GPR64:$Rm, ro_Xextend8:$offset)>;
60 def : Pat<(relaxed_load<atomic_load_16> (ro_Windexed16 GPR64sp:$Rn, GPR32:$Rm,
62 (LDRHHroW GPR64sp:$Rn, GPR32:$Rm, ro_Wextend16:$extend)>;
63 def : Pat<(relaxed_load<atomic_load_16> (ro_Xindexed16 GPR64sp:$Rn, GPR64:$Rm,
65 (LDRHHroX GPR64sp:$Rn, GPR64:$Rm, ro_Xextend16:$extend)>;
75 def : Pat<(relaxed_load<atomic_load_32> (ro_Windexed32 GPR64sp:$Rn, GPR32:$Rm,
77 (LDRWroW GPR64sp:$Rn, GPR32:$Rm, ro_Wextend32:$extend)>;
[all …]

1234