1@/****************************************************************************** 2@ * 3@ * Copyright (C) 2018 The Android Open Source Project 4@ * 5@ * Licensed under the Apache License, Version 2.0 (the "License"); 6@ * you may not use this file except in compliance with the License. 7@ * You may obtain a copy of the License at: 8@ * 9@ * http://www.apache.org/licenses/LICENSE-2.0 10@ * 11@ * Unless required by applicable law or agreed to in writing, software 12@ * distributed under the License is distributed on an "AS IS" BASIS, 13@ * WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied. 14@ * See the License for the specific language governing permissions and 15@ * limitations under the License. 16@ * 17@ ***************************************************************************** 18@ * Originally developed and contributed by Ittiam Systems Pvt. Ltd, Bangalore 19@*/ 20 21 22.text 23.p2align 2 24 25 .global ixheaacd_imdct_using_fft_armv7 26ixheaacd_imdct_using_fft_armv7: 27 28 STMFD sp!, {r4-r12, lr} 29 vpush {d8-d15} 30 31@ LDR r4, [sp, #0x68] 32@ LDR r5, [sp, #0x68+4] 33@ LDR r6, [sp, #0x68+8] 34@ LDR r7, [sp, #0x68+12] 35 36 LDR r8, =11600 37 ADD r4, r0, r8 38 LDR r8, =11856 39 ADD r5, r0, r8 40 LDR r8, =11920 41 ADD r6, r0, r8 42 LDR r8, =11936 43 ADD r7, r0, r8 44 45 46 47 48 49COND_1: CMP r1, #0x400 50 BNE COND_2 51 52 MOV r8, #4 53 B RADIX_4_FIRST_START 54 55 56COND_2: CMP r1, #0x200 57 BNE COND_3 58 59 MOV r8, #3 60 MOV r4, r5 61 B RADIX_8_FIRST_START 62 63COND_3: CMP r1, #0x100 64 BNE COND_4 65 66 MOV r8, #3 67 MOV r4, r5 68 B RADIX_4_FIRST_START 69 70COND_4: CMP r1, #0x80 71 BNE COND_5 72 73 MOV r8, #2 74 MOV r4, r6 75 B RADIX_8_FIRST_START 76 77COND_5: CMP r1, #0x40 78 BNE COND_6 79 80 MOV r8, #2 81 MOV r4, r6 82 B RADIX_4_FIRST_START 83COND_6: 84 85 MOV r8, #1 86 MOV r4, r7 87 88 89 90 91 92 93RADIX_8_FIRST_START: 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d3[1]}, [r11] , r1 139 ADD r11, r11, r1 140 VLD2.32 {d9[1], d11[1]}, [r11] , r1 141 SUB r11, r11, r1, LSL #1 142 143 144 145 VADD.I32 q8, q0, q4 146 VLD2.32 {d5[0], d7[0]}, [r7] , r1 147 ADD r7, r7, r1 148 149 VSUB.I32 q9, q0, q4 150 VLD2.32 {d13[0], d15[0]}, [r7], r1 151 SUB r7, r7, r1, LSL #2 152 153 154 155 156 VADD.I32 q0, q1, q5 157 VLD2.32 {d5[1], d7[1]}, [r11] , r1 158 ADD r11, r11, r1 159 160 VSUB.I32 q4, q1, q5 161 VLD2.32 {d13[1], d15[1]}, [r11], r1 162 SUB r11, r11, r1, LSL #2 163 164 165 166 ADD r4, r4, #4 167 168 ADD r5, r5, r1, LSR #1 169 ADD r6, r6, r1, LSR #1 170 ADD r7, r7, r1, LSR #1 171 ADD r11, r11, r1, LSR #1 172 173 174 VADD.I32 q1, q2, q6 175 VLD2.32 {d28[0], d30[0]}, [r5] , r1 176 177 178 VSUB.I32 q5, q2, q6 179 VLD2.32 {d20[0], d22[0]}, [r5] , r1 180 181 182 VADD.I32 q2, q3, q7 183 VLD2.32 {d24[0], d26[0]}, [r5] , r1 184 185 186 VSUB.I32 q6, q3, q7 187 VLD2.32 {d28[1], d30[1]}, [r6] , r1 188 189 VADD.S32 q3, q9, q6 190 VLD2.32 {d20[1], d22[1]}, [r6] , r1 191 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q7, q15 256 VSUB.S32 q2, q7, q15 257 VADD.S32 q7, q14, q10 258 VSUB.S32 q15, q14, q10 259 260 VADD.S32 q14, q3, q12 261 VSUB.S32 q10, q3, q12 262 VADD.S32 q3, q13, q1 263 VSUB.S32 q12, q13, q1 264 265 VADD.S32 q1 , q14, q12 266 VSUB.S32 q13, q14, q12 267 VSUB.S32 q12, q3, q10 268 269 VUZP.16 d2, d3 270 VADD.S32 q14, q3, q10 271 272 VUZP.16 d26, d27 273 VADD.S32 q3, q4, q11 274 275 VUZP.16 d24, d25 276 VSUB.S32 q10, q4, q11 277 278 VUZP.16 d28, d29 279 VADD.S32 q4, q8, q7 280 281 LDR r14, =0x5a82 282 283 VSUB.S32 q11, q8, q7 284 285 VADD.S32 q8, q5, q15 286 VSUB.S32 q7, q5, q15 287 VSUB.S32 q5, q0, q2 288 VADD.S32 q15, q0, q2 289 290 VPOP {q0} 291 VPOP {q2} 292 VPUSH {q3-q4} 293 VPUSH {q10} 294 295 296 297 298 299 300 301 302 303 304 305 306 307 308 309 310 311 VDUP.16 d20, r14 312 313 314 VMULL.u16 q4, d26, d20 315 VMULL.u16 q3, d28, d20 316 317 VPUSH {q7-q8} 318 VPUSH {q5} 319 320 VSHR.S32 q4, q4, #15 321 VSHR.S32 q3, q3, #15 322 323 VQDMLAL.S16 q4, d27, d20 324 VQDMLAL.S16 q3, d29, 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q13, #3 412 VTRN.32 q10, q3 413 VSHL.S32 q6, q6, #3 414 415 VSHL.S32 q10, q10, #3 416 VTRN.32 q1, q8 417 VSHL.S32 q3, q3, #3 418 419 VSHL.S32 q1, q1, #3 420 VTRN.32 q15, q11 421 VSHL.S32 q8, q8, #3 422 423 VSHL.S32 q15, q15, #3 424 VSWP d18, d25 425 426 VSHL.S32 q11, q11, #3 427 VSWP d4, d11 428 429 VSWP d1, d28 430 VSWP d15, d8 431 432 VSWP d20, d27 433 VSWP d6, d13 434 435 VSWP d30, d3 436 VSWP d22, d17 437 438 VST2.32 {q12, q13}, [r3]! 439 VST2.32 {q0, q1}, [r3]! 440 441 VST2.32 {q5, q6}, [r3]! 442 VST2.32 {q7, q8}, [r3]! 443 444 VMOV q5, q11 445 446 VST2.32 {q9, q10}, [r3]! 447 VST2.32 {q14, q15}, [r3]! 448 449 VST2.32 {q2, q3}, [r3]! 450 VST2.32 {q4, q5}, [r3]! 451 452 453 SUBS r9, r9, #1 454 BNE RADIX_8_FIRST_LOOP 455 456 LSR r1, r1, #1 457 SUB r3, r1, LSL #3 458 459 MOV r5, #8 460 MOV r4, #32 461 LSR r6, r1, #5 462 463 B RADIX_4_FIRST_ENDS 464 465RADIX_8_FIRST_ENDS: 466 467 468RADIX_4_FIRST_START: 469 470 471 LSR r9 , r1, #4 472 LSL r1, r1, #1 473 474RADIX_4_LOOP: 475 476 MOV r5 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[r14], r12 761 ASR r3, r3, #1 762 VMOV.32 d28[0], r3 763 764 LDR r3, [r14], r12 765 ASR r3, r3, #1 766 VMOV.32 d10[0], r3 767 768 SUB r14, r14, #4 769 770 SUB r14, r14, r12, LSL #2 771 772BYPASS_IF: 773 774 VADD.S32 q6, q3, q13 775 VADD.S32 q7, q4, q14 776 VSUB.S32 q3, q3, q13 777 VSUB.S32 q4, q4, q14 778 VADD.S32 q8, q11, q15 779 VADD.S32 q9, q12, q5 780 781 VSUB.S32 q15, q11, q15 782 VSUB.S32 q14, q12, q5 783 784 VADD.S32 q10, q6, q8 785 VADD.S32 q11, q7, q9 786 VADD.S32 q12, q3, q14 787 VSUB.S32 q13, q4, q15 788 789 VSUB.S32 q6, q6, q8 790 VST2.32 {q10, q11}, [r14], r12 791 VSUB.S32 q7, q7, q9 792 793 VSUB.S32 q8, q3, q14 794 VST2.32 {q12, q13}, [r14], r12 795 VADD.S32 q9, q4, q15 796 797 798 VST2.32 {q6, q7}, [r14], r12 799 VST2.32 {q8, q9}, [r14], r12 800 801 802 803 804 SUBS r10, r10, #1 805 BNE INNER_LOOP_R4 806 807 SUB r14, r14, r1, LSL #3 808 ADD r14, r14, #32 809 810 SUBS r7, r7, #1 811 BNE MIDDLE_LOOP_R4 812 813 814 815 816 LSR r4, r4, #2 817 LSL r5, r5, #2 818 LSR r6, r6, #2 819 SUBS r8, r8, #1 820 BNE OUTER_LOOP_R4 821END_LOOPS: 822 POP {r3} 823 vpop {d8-d15} 824 LDMFD sp!, {r4-r12, pc} 825 826